FPGA之道（22）VHDL基本程序框架

VHDL相对于Verilog显得更加的严谨，这也意味着更加的“复杂”，本人是从Verilog开始进入FPGA开发的，由于Verilog的简洁性，也推荐如此。 学习任何一门语言，先从其总体架构上去了解这个语法，特别是对于同一个领域的几种语言进行学习时，可以在一门语言的基础之上对另一种语法进行理解，试着根据自己的知识架构去理解它。 下面根据《FPGA之道》作者的痕迹去试图理解作者想要传达给我们的内容。

在介绍详细的VHDL语法之前，让我们先来了解一下VHDL代码的基本程序框架，这样可以让我们先对VHDL程序设计有一个整体的概念把握，进而在后续的VHDL语法学习中做到有的放矢。阅读本节时请着眼于大体，而不要过分去苛求细节语法，细节的语法介绍将在后续的小节中慢慢展开。

VHDL的基本程序框架可以概括如下：

从VHDL的基本程序框架我们可以看出，它主要分为三个部分：library、entity和architecture，下面我们来分别介绍。

Library即是“库”的意思，在VHDL设计中，为了提高设计的效率和一致性（即使设计能够遵循一些统一的语言标准或者数据格式），需要将一些有用的信息汇集到一起，以供开发者调用，从而就形成了库。这就好比编写C语言时，一开头总要include若干个*.h的头文件，否则编译就会出问题，报一些类似“找不到print函数定义”之类的错误。 在VHDL中，要使用库，首先要声明，语法如下：

library ;

一般，一个library中都会包含若干个程序包，每个程序包中都会包括若干个子程序。因此，为了效率、代码明确性等方面的考虑，我们只需要对具体使用到的库、程序包或者子程序进行引用即可，语法如下：

use ..;

当然了，如果有时候需要使用一个库或者一个程序包中的全部，那么这样逐个列出显然会非常冗长拖沓，这个时候，可以使用如下语法：

use ..all;

或者

use .all;

一般来说，库分为两类：一类是设计库，即在具体设计项目中设定的目录所对应的work 库，这个库一般不用显式声明，因为FPGA开发工具一般会自动帮我们完成这个工作；另一类是资源库，即常规元件和标准模块存放的库。我们这里讨论的库主要指第二种。 一个比较完整的标准资源库的引用描述如下：

一般来说，比较常用的就是ieee标准库中的两、三个程序包，所以，通常VHDL代码的最开头都是这样的：

当然，有时候由于使用了一些不太常用的数据结构或者函数，只包含这几个packege，编译器是无法正确编译代码的，下面对这些标准库进行一下简单的介绍。 首先，这里有一个隐含的std.standard程序包的声明，这个程序包是所有编译器必须包含的，所以不需要显式的声明和引用。这个standard程序包中，主要定义了一些典型的、基本的数据结构，例如bit、bit_vector、integer、boolean等等。 其次，STD.textio主要定义了用户的输入、输出，所以这个包一般也没有必要引用。 最后，我们来简要介绍一下ieee标准库中的程序包的意义，以供参考： IEEE.std_logic_1164：定义了一些增强型的数据结构，例如std_logic, std_logic_vector； IEEE.std_logic_textio：针对1164程序包定义了用户的输入、输出； IEEE.std_logic_arith：提供了数的计算操作，基于有符号数、无符号数以及逻辑矢量等； IEEE.numeric_bit：提供了数的计算操作，基于bit数组类型的有符号和无符号数； IEEE.numeric_std：提供了数的计算操作，基于std_logic数组类型的有符号和无符号数； IEEE.std_logic_signed：提供了基于std_logic_vector的有符号数计算操作； IEEE.std_logic_unsigned：提供了基于std_logic_vector的无符号数计算操作； IEEE.math_real：提供了基于real类型的数的计算操作； IEEE.math_complex：提供了基于复数类型的数的计算操作； IEEE.std_logic_misc：为1164程序包定义了补充的类型、子类型、常数、函数等； 另外，不同的FPGA编译器还有一些自己特定的库，这些库也比较常用，例如ise的unisim库，在调用底层原语的时候就必须加上这么两行： library UNISIM; use UNISIM.VComponents.all;

Entity即是“实体”意思，在VHDL设计中，它主要描述对象的外貌，即对象的输入和输出的端口信息，而器件的具体功能则由architecture来描述， 这个我们会在稍后详细讲解。Entity和architecture就好比我们电路板上的芯片一样，entity负责描述芯片的管脚信息，而architecture负责实现芯片具体的功能；这也和c语言中的函数调用类似，在main函数前要先声明被调用函数的名字和参数信息，而具体的函数功能则可以放在main函数后面的函数定义中实现。简而言之，entity和architecture，就是接口和内容这样一个关系。 既然是接口，那就少不了对输入、输出端口的描述，而这些描述，都包含在port语法结构中。VHDL中的端口共有4种：输入端口、输出端口、缓冲端口以及双向端口，定义时分别对应语法如下：

当有多个端口具有同样的方向和类型时，也可以写成这样：

对于in和out，我想大家都很容易理解，就不需要多说了。下面主要介绍一下buffer与inout类型的端口。

Architecture即是“构造体”意思，从前面的介绍中，我们已经知道，在VHDL设计中，它主要负责描述entity的具体实现，所以architecture必须依附于entity而存在，因此， architecture语法的第一步就是表明身份，昭告天下自己到底是“效忠”哪个entity的。具体语法见下述代码第一行。注意，一个entity其实可以对应多个architecture，然后在例化的时候通过configuration语法进行配置，来决定到底使用哪个architecture所描述的行为。这是一种比较高级的应用，大家可以先不做了解。通常情况下，建议大家还是一个entity对应一个architecture，这种结构几乎能应对所有的设计问题。 architecture of is begin end ; 从结构上，architecture中的代码主要分为两部分，即上述代码中的part A与part B。

顾名思义，这一部分包含两个子内容：一个是声明，一个是定义。 声明包括两个内容：

Architecture的语句部分可以有三种实现形式：元件例化语句、进程语句和独立语句，下面我们来分别了解。