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【AXI4 verilog】手把手带你撸AXI代码 (一、AXI4协议解析)
EEEthan_Wu: 另一个问题，博主说“一个完整的burst成为一笔transaction”，但是似乎一个transaction中可以含有多个burst，一个burst中可以含有多个transfer，在这个前提下，id将会是transaction的index还是burst的index呢？last信号表示的是burst的最后一个数据还是transaction的最后一个数据呢？ 【AXI4 verilog】手把手带你撸AXI代码 (一、AXI4协议解析)EEEthan_Wu: 有两个疑问： 1、narrow transfer的sample里的第四拍，示意图显示占用的是bus的[31:24]，为何博主说占用8-15呢，以及第5拍，示意图显示占用的是总线的[7:0]，但是博主说的是24-31，这里是否我理解有误？ 2、unaligned transfer的sample的第一拍，传输x321（从大到小应该是321x）那么由于[7:0]的byte是x，strb是否应该是1110，而不是博主的1000？ 【verilog】 AB相旋转编码器驱动(fpga，正交编码器，霍尔编码器驱动)若谷镧系: 没事了 ，我的错 【verilog】 AB相旋转编码器驱动(fpga，正交编码器，霍尔编码器驱动)若谷镧系: 不对啊 哥们 grep命令与常用正则afica166: 请问[ab]和{a,b}有区别吗 |
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