| 【经验之谈·高频PCB电路设计常见的66个问题】 | 您所在的位置：网站首页 › 高频信号定义是什么 › 【经验之谈·高频PCB电路设计常见的66个问题】 |
【经验之谈·高频PCB电路设计常见的66个问题】
|
文章目录
1、如何选择PCB 板材？2、如何避免高频干扰？3、在高速设计中，如何解决信号的完整性问题？4、差分布线方式是如何实现的？5、对于只有一个输出端的时钟信号线，如何实现差分布线？6、接收端差分线对之间可否加一匹配电阻？7、为何差分对的布线要靠近且平行？8、如何处理实际布线中的一些理论冲突的问题？9、如何解决高速信号的手工布线和自动布线之间的矛盾？10、关于test coupon。11、在高速PCB 设计中，信号层的空白区域可以敷铜，而多个信号层的敷铜在接地和接电源上应如何分配？12、是否可以把电源平面上面的信号线使用微带线模型计算特性阻抗？电源和地平面之间的信号是否可以使用带状线模型计算？13、在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗？14、添加测试点会不会影响高速信号的质量？15、若干PCB 组成系统，各板之间的地线应如何连接？16、能介绍一些国外关于高速PCB 设计的技术书籍和数据吗？17、两个常被参考的特性阻抗公式：18、差分信号线中间可否加地线？19、刚柔板设计是否需要专用设计软件与规范？国内何处可以承接该类电路板加工？20、适当选择PCB 与外壳接地的点的原则是什么？21、电路板DEBUG 应从那几个方面着手？22、在电路板尺寸固定的情况下，如果设计中需要容纳更多的功能，就往往需要提高PCB 的走线密度，但是这样有可能导致走线的相互干扰增强，同时走线过细也使阻抗无法降低，请专家介绍在高速（>100MHz）高密度PCB 设计中的技巧？23、模拟电源处的滤波经常是用LC 电路。但是为什么有时LC 比RC 滤波效果差？24、滤波时选用电感，电容值的方法是什么？25、如何尽可能的达到EMC 要求，又不致造成太大的成本压力？26、当一块PCB 板中有多个数/模功能块时，常规做法是要将数/模地分开，原因何在？27、另一种作法是在确保数/模分开布局，且数/模信号走线相互不交叉的情况下，整个PCB板地不做分割，数/模地都连到这个地平面上。道理何在？28、在高速PCB 设计原理图设计时，如何考虑阻抗匹配问题？29、哪里能提供比较准确的IBIS 模型库？30、在高速PCB 设计时，设计者应该从那些方面去考虑EMC、EMI 的规则呢？31、如何选择EDA 工具？32、请推荐一种适合于高速信号处理和传输的EDA 软件。33、对PCB 板各层含义的解释？34、2G 以上高频PCB 设计，走线，排版，应重点注意哪些方面？35、2G 以上高频PCB 设计，微带的设计应遵循哪些规则？36、对于全数字信号的PCB，板上有一个80MHz 的钟源。除了采用丝网（接地）外，为了保证有足够的驱动能力，还应该采用什么样的电路进行保护？37、如果用单独的时钟信号板，一般采用什么样的接口，来保证时钟信号的传输受到的影响小？38、27M，SDRAM 时钟线（80M-90M），这些时钟线二三次谐波刚好在VHF 波段，从接收端高频窜入后干扰很大。除了缩短线长以外，还有那些好办法？39、什么是走线的拓扑架构？40、怎样调整走线的拓扑架构来提高信号的完整性？41、怎样通过安排叠层来减少EMI 问题？42、为何要铺铜？43、在一个系统中，包含了dsp 和pld，请问布线时要注意哪些问题呢？44、除protel 工具布线外，还有其他好的工具吗？45、什么是“信号回流路径”？46、如何对接插件进行SI 分析？47、请问端接的方式有哪些？48、采用端接（匹配）的方式是由什么因素决定的？49、采用端接（匹配）的方式有什么规则？51、在数字和模拟并存的系统中，有2 种处理方法，一个是数字地和模拟地分开，比如在地层，数字地是独立地一块，模拟地独立一块，单点用铜皮或FB 磁珠连接，而电源不分开；另一种是模拟电源和数字电源分开用FB 连接，而地是统一地地。请问李先生，这两种方法效果是否一样？52、安规问题：FCC、EMC 的具体含义是什么？53、何谓差分布线？54、PCB 仿真软件有哪些？55、PCB 仿真软件是如何进行LAYOUT 仿真的？56、在布局、布线中如何处理才能保证50M 以上信号的稳定性？57、室外单元的射频部分，中频部分，乃至对室外单元进行监控的低频电路部分往往采用部署在同一PCB 上，请问对这样的PCB 在材质上有何要求？如何防止射频，中频乃至低频电路互相之间的干扰？58、对于射频部分，中频部分和低频电路部分部署在同一PCB 上，mentor 有什么解决方案？59、在一块12 层PCb 板上，有三个电源层2.2v，3.3v，5v，将三个电源各作在一层，地线该如何处理？60、PCB 在出厂时如何检查是否达到了设计工艺要求？61、在芯片选择的时候是否也需要考虑芯片本身的esd 问题？63、如果仿真器用一个电源，pcb 板用一个电源，这两个电源的地是否应该连在一起？64、一个电路由几块pcb 板构成，他们是否应该共地？65、设计一个手持产品，带LCD，外壳为金属。测试ESD 时，无法通过ICE-1000-4-2 的测试，CONTACT 只能通过1100V，AIR 可以通过6000V。ESD 耦合测试时，水平只能可以通过3000V，垂直可以通过4000V 测试。CPU 主频为33MHZ。有什么方法可以通过ESD 测试？66、设计一个含有DSP，PLD 的系统，该从那些方面考虑ESD？
经验之谈·高频PCB电路设计常见的66个问题 随着电子技术快速发展，以及无线通信技术在各领域的广泛应用，高频、高速、高密度已逐步成为现代电子产品的显著发展趋势之一。信号传输高频化和高速数字化，迫使PCB走向微小孔与埋/盲孔化、导线精细化、介质层均匀薄型化，高频高速高密度多层PCB设计技术已成为一个重要的研究领域。作者根据多年在硬件设计工作中的经验，总结一些高频电路的设计技巧及注意事项，供大家参考。 选择PCB 板材必须在满足设计需求和可量产性及成本中间取得平衡点。设计需求包含电气和机构这两部分。通常在设计非常高速的PCB 板子(大于GHz 的频率)时这材质问题会比较重要。例如，现在常用的FR-4 材质，在几个GHz 的频率时的介质损耗(dielectric loss)会对信号衰减有很大的影响，可能就不合用。就电气而言，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合用。 2、如何避免高频干扰？避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加ground guard/shunt traces 在模拟信号旁边。还要注意数字地对模拟地的噪声干扰。 3、在高速设计中，如何解决信号的完整性问题？信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。 4、差分布线方式是如何实现的？差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗决定)要一直保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side(并排，并肩) 实现的方式较多。 5、对于只有一个输出端的时钟信号线，如何实现差分布线？要用差分布线一定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。 6、接收端差分线对之间可否加一匹配电阻？接收端差分线对间的匹配电阻通常会加，其值应等于差分阻抗的值。这样信号质量会好些。 7、为何差分对的布线要靠近且平行？对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值，此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近，差分阻抗就会不一致，就会影响信号完整性(signal integrity)及时间延迟(timing delay)。 8、如何处理实际布线中的一些理论冲突的问题？基本上，将模/数地分割隔离是对的。要注意的是信号走线尽量不要跨过有分割的地方(moat)，还有不要让电源和信号的回流电流路径(returning current path)变太大。 晶振是模拟的正反馈振荡电路，要有稳定的振荡信号，必须满足loop gain 与phase 的规范，而这模拟信号的振荡规范很容易受到干扰，即使加ground guard traces 可能也无法完全隔离干扰。而且离的太远，地平面上的噪声也会影响正反馈振荡电路。所以，一定要将晶振和芯片的距离进可能靠近。 确实高速布线与EMI 的要求有很多冲突。但基本原则是因EMI 所加的电阻电容或ferrite bead，不能造成信号的一些电气特性不符合规范。所以，最好先用安排走线和PCB 迭层的技巧来解决或减少EMI的问题，如高速信号走内层。最后才用电阻电容或ferrite bead 的方式，以降低对信号的伤害。 9、如何解决高速信号的手工布线和自动布线之间的矛盾？现在较强的布线软件的自动布线器大部分都有设定约束条件来控制绕线方式及过孔数目。各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。例如，是否有足够的约束条件控制蛇行线(serpentine)蜿蜒的方式，能否控制差分对的走线间距等。这会影响到自动布线出来的走线方式是否能符合设计者的想法。另外，手动调整布线的难易也与绕线引擎的能力有绝对的关系。例如，走线的推挤能力，过孔的推挤能力，甚至走线对敷铜的推挤能力等等。所以，选择一个绕线引擎能力强的布线器，才是解决之道。 10、关于test coupon。test coupon 是用来以TDR (Time Domain Reflectometer) 测量所生产的PCB 板的特性阻抗是否满足设计需求。一般要控制的阻抗有单根线和差分对两种情况。所以，test coupon 上的走线线宽和线距(有差分对时)要与所要控制的线一样。最重要的是测量时接地点的位置。为了减少接地引线(ground lead)的电感值，TDR 探棒(probe)接地的地方通常非常接近量信号的地方(probe tip)，所以，test coupon 上量测信号的点跟接地点的距离和方式要符合所用的探棒。 11、在高速PCB 设计中，信号层的空白区域可以敷铜，而多个信号层的敷铜在接地和接电源上应如何分配？一般在空白区域的敷铜绝大部分情况是接地。只是在高速信号线旁敷铜时要注意敷铜与信号线的距离，因为所敷的铜会降低一点走线的特性阻抗。也要注意不要影响到它层的特性阻抗，例如在dual strip line 的结构时。 12、是否可以把电源平面上面的信号线使用微带线模型计算特性阻抗？电源和地平面之间的信号是否可以使用带状线模型计算？是的，在计算特性阻抗时电源平面跟地平面都必须视为参考平面。例如四层板: 顶层-电源层-地层-底层，这时顶层走线特性阻抗的模型是以电源平面为参考平面的微带线模型。 13、在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗？一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。 14、添加测试点会不会影响高速信号的质量？至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。基本上外加的测试点(不用在线既有的穿孔(via or DIP pin)当测试点)可能加在在线或是从在线拉一小段线出来。前者相当于是加上一个很小的电容在在线，后者则是多了一段分支。这两个情况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。 15、若干PCB 组成系统，各板之间的地线应如何连接？各个PCB 板子相互连接之间的信号或电源在动作时，例如A 板子有电源或信号送到B 板子，一定会有等量的电流从地层流回到A 板子(此为Kirchoff current law)。这地层上的电流会找阻抗最小的地方流回去。所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来控制电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降低对其它较敏感信号的影响。 16、能介绍一些国外关于高速PCB 设计的技术书籍和数据吗？现在高速数字电路的应用有通信网路和计算器等相关领域。在通信网路方面，PCB 板的工作频率已达GHz 上下，叠层数就我所知有到40 层之多。计算器相关应用也因为芯片的进步，无论是一般的PC 或服务器(Server)，板子上的最高工作频率也已经达到400MHz (如Rambus) 以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias 及build-up 制程工艺的需求也渐渐越来越多。这些设计需求都有厂商可大量生产。 17、两个常被参考的特性阻抗公式：微带线(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W 为线宽，T 为走线的铜皮厚度，H 为走线到参考平面的距离，Er 是PCB 板材质的介电常数(dielectric constant)。此公式必须在0.1 |
【本文地址】