| FPGA经验谈系列文章 | 您所在的位置：网站首页 › 计数器的时序图 › FPGA经验谈系列文章 |
|
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档 FPGA经验谈系列文章——逻辑级数 前言逻辑级数概念逻辑级数影响什么总结 前言在FPGA经验谈系列文章中，我说道我的第一份工作的内容： 在第一家公司，使用FPGA主要是进行算法实现，要求的主频不高，资源一般也不太受限制。难点在于算法的理解，性能的提升和以及和软件的配合等 时钟不会超过124M，只有一部分逻辑是124M，大部分逻辑还只有62M。Artix-7的片子，资源充足 因此，基本不用考虑出现时序违例，甚至都没有什么跨时钟域的场景，基本是代码随便写。 在第二家公司初步接触到了高速接口的内容，时钟也到了200M，资源也比较紧张，因此经常会出现时序不过的情况，但在当时我完全不知道如何去处理这些问题。幸运的是，在第二家公司有一个曾经在华为工作十来年的大佬，大佬跟我提到了一个逻辑级数的概念，也就是这么一提点，为我打开了一扇进阶的大门。搞FPGA这么多年，我一直觉得，自从心中开始有了“逻辑级数”这个概念，就像学武功突然打通了任督二脉的感觉。 逻辑级数概念逻辑级数简单说就是一个触发器到另一个触发器之间经过了多少组合逻辑器件。 我们以一个简单的代码来进行讲解： module test( input i_clk , input [1:0] a , input [1:0] b , output reg sum ); reg [1:0]a_reg; reg [1:0]b_reg; always @(posedge i_clk) begin a_reg |
| CopyRight 2018-2019 实验室设备网 版权所有 |