数字逻辑

74LS161是4位二进制计数器， 74LS160是十进制计数器。74LS161和 74LS160芯片引脚排列相同。

当CLR=0时，无论其他输入端状态如何（包括时钟信号CLK），4位输出~全为零。

当CLR=1、LOAD=0且有时钟脉冲CLK的上升沿作用时，DCBA输入端的数据将分别被~接收。

当CLR=LOAD=1且ENP=0、ENT=1时，计数器将保持原有状态不变（停止计数）; 当CLR=LOAD=1且ENT=0时，计数器将保持原有状态不变（停止计数），但这时进位输出C=0。

当CLR=LOAD=ENP=ENT=1时，计数器处于计数状态。 从0000状态开始，对74LS161连续输入16个脉冲时，电路将从1111状态返回0000状态，进位输出PCO从高电平跳变到低电平。 从0000状态开始，对74LS160连续输入10个脉冲时，电路将从1001状态返回0000状态，进位输出PCO从高电平跳变到低电平。

若有M进制计数器，要构成N进制计数器，有两种情况：

74LS151为互补输出的8选1数据选择器，引脚排列和功能表如图所示。

反馈清零法 令 ENP=ENT=1， LOAD=1， CLR=S10’=(QDQC’QBQA’)’ 作图如下图所示：

用标尺截取N个时钟，观察每个时钟对应的状态，如果状态是按照N进制加法计数器的状态转换图变化，则设计正确，记录时序图。

在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。通常将这种串行数字信号称为序列信号。产生序列信号的电路称为序列信号发生器。

①在CLK端加时钟信号，使用逻辑分析仪观察芯片CLK、 Q A Q_A QA​、 Q B Q_B QB​、 Q C Q_C QC​、 Q D Q_D QD​、Y的状态变化，并记录时序图。 ②通过观察时序图，说明电路在CLK的作用下Y端能输出什么样的脉冲序列？ Y= 0011010101

分析：序列信号发生器的构成方法有多种。一种比较简单、直观的方法是用计数器和数据选择器构成。观察的数据可知，序列位数为10，计数器仍然选择十进制计数器74LS160，再搭配一个8选1数据选择器（可选择74LS151）即可完成改接。