D触发器 (D

⭐本专栏针对FPGA进行入门学习，从数电中常见的逻辑代数讲起，结合Verilog HDL语言学习与仿真，主要对组合逻辑电路与时序逻辑电路进行分析与设计，对状态机FSM进行剖析与建模。 🔥文章和代码已归档至【Github仓库：hardware-tutorial】，需要的朋友们自取。或者公众号【AIShareLab】回复 FPGA 也可获取。

把 CP 有效沿到来之前电路的状态称为现态，用 Q n Q^n Qn表示。

把 CP 有效沿到来之后，电路所进入的新状态称为次态，用 Q n + 1 Q^{n+1} Qn+1表示。

Q n + 1 = D Q^{n+1} = D Qn+1=D

由于直接置1和清零时跟CP信号无关，所以称置1、清零操作是异步置1和异步清零。

直接置1和直接清零的过程如下：

(1) 当 S ˉ D = 0 \bar{S}_{D}=0 SˉD​=0, R ˉ D = 1 \bar{R}_{D}=1 RˉD​=1 时, 使得 Y 1 = 1 Y_{1}=1 Y1​=1 , S ˉ = Y 1 ⋅ C P ⋅ R ˉ D ‾ = C P ‾ \bar{S}=\overline{Y_{1} \cdot C P \cdot \bar{R}_{D}}=\overline{C P} Sˉ=Y1​⋅CP⋅RˉD​​=CP, R ˉ = S ˉ ⋅ C P ⋅ Y 4 ‾ = 1 \quad \bar{R}=\overline{\bar{S} \cdot C P \cdot Y_{4}}=1 Rˉ=Sˉ⋅CP⋅Y4​​=1 ,于是 Q = 1 Q=1 Q=1, Q ˉ = 0 \bar{Q}=0 Qˉ​=0 , 即将输出 Q 直接置 1 。

(2) 当 S ˉ D = 1 \bar{S}_{\mathrm{D}}=1 SˉD​=1, R ˉ D = 0 \bar{R}_{\mathrm{D}}=0 RˉD​=0 时, 使得 S ˉ = 1 \bar{S}=1 Sˉ=1 , 于是 Q = 0 Q=0 Q=0, Q ˉ = 1 \bar{Q}=1 Qˉ​=1 , 即将输出 Q 直接清零。

所谓同步清零是指在清零输入信号有效，并且CP的有效边沿(如上升沿)到来时，才能将触发器清零。

(a) 实现同步清零的方案之一

(b) 实现同步清零的方案之二

功能：

Q n + 1 = C E ‾ ⋅ Q n + C E ⋅ D Q^{n+1}=\overline{C E} \cdot Q^{n}+C E \cdot D Qn+1=CE⋅Qn+CE⋅D 逻辑符号

例1.试对图所示的带有异步清零和异步置位的边沿D触发器进行建模。

有异步输入端的D触发器

版本1: 根据该图使用连续赋值语句来建模，在assign语句中的#5表示给每个与非门加5个单位时间的传输延迟。