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(verilog学习笔记一之常见的逻辑门真值表)
1、 与门:所有输入为高时,才会有输出高。逻辑函数表示为F=A*B。 输入A输入B输出Y0000101001112、 或门:所有输入为低时,才会有输出低。逻辑函数表示为F= A + B。 输入A输入B输出Y0000111011113、 非门:逆转输入的高低状态。逻辑函数表示为F=A’。 输入A输出Y01104、 与非门:所有输入为高时,才会有输出低。逻辑函数表示为F=(A*B)’。 输入A输入B输出Y0010111011105、 或非门:所有输入为低时,才会有输出高。逻辑函数表示为F=(A + B)’。 输入A输入B输出Y0010101001106、 异或门:输入相同时输出为低,否则为高。逻辑函数表示为F=A’B + AB’。 输入A输入B输出Y0000111011107、 同或门:与异或门相反。输入相同时输出为高,否则为低。逻辑函数表示为F= A*B + A’*B’。 输入A输入B输出Y001010100111 |
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