【知识点总结】数字电子技术（数电）

总结内容： 内容包括： 本逻辑门（与、或、与非、或非、异或门）、三态门、OD门（OC门）、传输门 、组合逻辑电路的分析方法和设计方法、编码器、译码器、数据选择器、数值比较器、加法器、锁存器、触发器、SR触发器、JK触发器、D触发器、T 触发器、时序逻辑电路的描述方式、时序逻辑电路的分析方法、计数器、寄存器、移位寄存器、多谐振荡器、单稳态触发器、施密特触发器、555定时器、倒T形电阻网络D/A转换器(DAC)、并行比较、逐次比较、双积分A/D转换器(ADC)

提示：本文章是本人结合所学的课程进行总结所写，如果大家感兴趣，直接从目录里找需要的看。本文很长，切忌一口气读完

简介：

大家好，接着之前的模拟电子技术，现在我开始总结数字电子技术，数电自我上大学以来一直都是意难平的存在，一直以来，我自我感觉蛮好的，上课都能听懂，写起作业来也毫不费劲，但他却考得挺差的，是我上大学以来最差的专业课之一。很遗憾，现在的我没有机会重新修这门课，如果有机会重修，我相信一定能考高分，以下便是我对数字电子技术所学知识的理解与总结。 本人学艺不精，有一些知识点地方可能存在瑕疵，希望各位大佬可以多多指教。

提示：以下是本篇文章正文内容，下面案例可供参考

逻辑运算: 当0和1表示逻辑状态时，两个二进制数码按照某种特定的因果关系进行的运算。逻辑运算使用的数学工具是逻辑代数。 **逻辑代数与普通代数:**与普通代数不同,逻辑代数中的变量只有0和1两个可取值，它们分别用来表示完全两个对立的逻辑状态。 在逻辑代数中，有与、或、非三种基本的逻辑运算。 （1）与运算：只有当决定某一事件的条件全部具备时，这一事件才会发生。这种因果关系称为与逻辑关系。

（2）或运算：只要在决定某一事件的各种条件中，有一个或几个条件具备时，这一事件就会发生。这种因果关系称为或逻辑关系。 （3）非运算：事件发生的条件具备时，事件不会发生；事件发生的条件不具备时，事件发生。这种因果关系称为非逻辑关系。 （4）与非运算 （5）或非运算 （6）异或逻辑——若两个输入变量的值相异，输出为1，否则为0。 （7）同或运算——若两个输入变量的值相同，输出为1，否则为0。

系统输入信号中，有的是高电平有效，有的是低电平有效。低电平有效，输入端加小圆圈；高电平有效，输入端不加小圆圈。 利用逻辑门等效符号，可实现对逻辑电路进行变换，以简化电路，能减少实现电路的门的种类。

（1）0、1律：A + 0 = A 、 A + 1 = 1、 A · 1 = A、 A · 0 = 0 （2）互补律：A + ‘A’ = 1、 A · ‘A’ = 0 （3）交换律：A + B = B + A、 A · B = B · A （4）结合律：A + B + C = (A + B) + C 、A · B · C = (A · B) · C （5）分配律：A ( B + C ) = AB + AC 、A + BC = ( A + B )( A + C ) （6）重叠律：A + A = A 、A · A = A （7）反演律：‘A + B’ = ‘A’ · ‘B’ 、‘AB’ = ‘A’ + ‘B’ （8）吸收律：A + A · B = A 、A · ( A + B ) = A 、A + ‘A’ · B = A +B 、(A + B) · (A + C) = A + BC （9）其它常用恒等式：AB＋‘A’C＋BC＝AB + ‘A’C 、AB＋‘A’C＋BCD＝AB + ‘A’C

（1）代入规则： 在包含变量A逻辑等式中，如果用另一个函数式代入式中所有A的位置，则等式仍然成立。这一规则称为代入规则。 （2）反演规则：对于任意一个逻辑表达式L，若将其中所有的与（• ）换成或（+），或（+）换成与（•）；原变量换为反变量，反变量换为原变量；将1换成0，0换成1；则得到的结果就是原函数的反函数。 （3）对偶规则：对于任何逻辑函数式，若将其中的与（• ）换成或（+），或（+）换成与（•）；并将1换成0，0换成1；那么，所得的新的函数式就是L的对偶式，记作L’。当某个逻辑恒等式成立时，则该恒等式两侧的对偶式也相等。这就是对偶规则。利用对偶规则，可从已知公式中得到更多的运算公式，例如，吸收律。

在若干个逻辑关系相同的与-或表达式中，将其中包含的与项数最少，且每个与项中变量数最少的表达式称为最简 与-或 表达式。 **化简方法：**化简的主要方法： 　　１．公式法（代数法） 　　代数化简法：运用逻辑代数的基本定律和恒等式进行化简的方法。 　　２．图解法（卡诺图法）——见下一条

最小项：n个变量X1, X2, …, Xn的最小项是n个因子的乘积，每个变量都以它的原变量或非变量的形式在乘积项中出现，且仅出现一次。一般n个变量的最小项应有2n个。同时其满足对于任意一个最小项，只有一组变量取值使得它的值为1；对于变量的任一组取值，任意两个最小项的乘积为0；对于变量的任一组取值，全体最小项之和为1。

**卡诺图：**将n变量的全部最小项都用小方块表示，并使具有逻辑相邻的最小项在几何位置上也相邻地排列起来，这样,所得到的图形叫n变量的卡诺图。 **逻辑相邻的最小项：**如果两个最小项只有一个变量互为反变量，那么，就称这两个最小项在逻辑上相邻。 **卡诺图的特点:**各小方格对应于各变量不同的组合，而且上下左右在几何上相邻的方格内只有一个因子有差别，这个重要特点成为卡诺图化简逻辑函数的主要依据。 当逻辑函数为最小项表达式时，在卡诺图中找出和表达式中最小项对应的小方格填上1，其余的小方格填上0（有时也可用空格表示），就可以得到相应的卡诺图。任何逻辑函数都等于其卡诺图中为1的方格所对应的最小项之和。

化简的步骤 (1)将逻辑函数写成最小项表达式 (2) 按最小项表达式填卡诺图，凡式中包含了的最小项，其对应方格填1，其余方格填0。 (3) 合并最小项，即将相邻的1方格圈成一组(包围圈)，每一组含2n个方格，对应每个包围圈写成一个新的乘积项。本书中包围圈用虚线框表示。 (4) 将所有包围圈对应的乘积项相加。 画包围圈时应遵循的原则： （1）包围圈内的方格数一定是2n个，且包围圈必须呈矩形。 （2）循环相邻特性包括上下底相邻，左右边相邻和四角相邻。 （3）同一方格可以被不同的包围圈重复包围多次，但新增的包围圈中一定要有原有包围圈未曾包围的方格。 （4） 一个包围圈的方格数要尽可能多,包围圈的数目要可能少。

无关项：在真值表内对应于变量的某些取值下，函数的值可以是任意的，或者这些变量的取值根本不会出现，这些变量取值所对应的最小项称为无关项或任意项。 在含有无关项逻辑函数的卡诺图化简中，它的值可以取0或取1，具体取什么值，可以根据使函数尽量得到简化而定。

**扇出数：**是指其在正常工作情况下，所能带同类门电路的最大数目。 （1）带拉电流负载——当负载门的个数增加时，总的拉电流将增加，会引起输出高电压的降低。但不得低于输出高电平的下限值，这就限制了负载门的个数。 （2）带灌电流负载——当负载门的个数增加时，总的灌电流IOL将增加，同时也将引起输出低电压VOL的升高。当输出为低电平，并且保证不超过输出低电平的上限值。

（1）MOS开关及其等效电路 当输入为低电平时，MOS管截止，相当于开关“断开”，输出为低电平；当输入为高电平时，MOS管工作在可变电阻区，相当于开关“闭合”，输出为低电平。MOS管相当于一个由vGS控制的无触点开关。 （2）BJT开关及其等效电路 当输入为低电平时，iB = iC = 0，vo = VCE = VCC，c、e极之间近似于开路，BJT 截止，相当于开关断开。当输入为高电平时，iB = iC = 0，vo = VCE = 0.2V，c、e极之间近似于短路，BJT 饱和，相当于开关闭合。

（1）反相器 ①CMOS 反相器 **工作原理：**当输入为低电平时，上半桥的MOS导通，下半桥的MOS截止，输出为高电平。当输入为高电平时，上半桥的MOS截止，下半桥的MOS导通，输出为低电平。 ②TTL 反相器 当输入为低电平（vI = 0.2 V）时，T1 深度饱和，T2 、 T3截止，T4 、D导通，输出为高电平。当输入为高电平（vI = 3.6 V）时，T2、T3饱和导通，T1处于倒置的放大状态，T4和D截止，使输出为低电平。 （2）与非门 ①CMOS 与非门 ②TTL与非门电路 当输入有低电平(0.2V)时，T1 深饱和，T2 截止，T4 放大，T5 截止，输出为高电平。 （3）或非门 ①CMOS 或非门 ②TTL或非门 若A、B均为低电平，T2A和T2B均将截止，T3截止。 T4和D饱和，输出为高电平。若A、B中有一个为高电平，T2A或T2B将饱和，T3饱和，T4截止，输出为低电平。 （4）异或门电路 （5）CMOS传输门(双向模拟开关) 当c=0， ‘c’ =1时，vGSN = -5V，vGSN 0，TP截止，开关断开，不能转送信号。 当c=1， ‘c’ =0时，当vI = -5V~3V时，TN导通； 当vI = -3V~5V，TP导通。 当vI = -3V~3V，TN导通、TP导通。

（1）（OD）门: 上拉电阻对OD门动态性能的影响： Rp的值愈小，负载电容的充电时间常数亦愈小，因而开关速度愈快。但功耗大,且可能使输出电流超过允许的最大值IOL(max） 。 Rp的值大，可保证输出电流不能超过允许的最大值IOL(max）、功耗小。但负载电容的充电时间常数亦愈大，开关速度因而愈慢。 三态输出门电路:

在数字电路或系统的设计中，往往将 TTL 和 CMOS 两种器件混合使用，以满足工作速度或者功耗指标的要求。由于每种器件的电压和电流参数各不相同，因而在这两种器件连接时，要满足驱动器件和负载器件以下两个条件： （1）驱动器件的输出电压必须处在负载器件所要求的输入电压范围，包括高、低电压值（属于电压兼容性的问题）。 （2）驱动器件必须对负载器件提供足够大的拉电流和灌电流（属于门电路的扇出数问题）。 驱动电路必须能为负载电路提供合乎相应标准的高、低电平，故必须能为负载电路提供足够的驱动电流。 门电路带负载时的接口电路：

组合逻辑电路的分析步骤： （1）由逻辑图写出各输出端的逻辑表达式； （2）化简和变换逻辑表达式； （3）列出真值表； （4）根据真值表或逻辑表达式，经分析最后确定其功能；

组合逻辑电路的设计步骤： （1）逻辑抽象：根据实际逻辑问题的因果关系确定输入、输出变量，并定义逻辑状态的含义； （2）根据逻辑描述列出真值表； （3）由真值表写出逻辑表达式; （4）根据器件的类型,简化和变换逻辑表达式； （5）画出逻辑图；

**竞争:**当一个逻辑门的两个输入端的信号同时向相反方向变化，而变化的时间有差异的现象。 **冒险:**两个输入端的信号取值的变化方向是相反时，如门电路输出端的逻辑表达式简化成两个互补信号相乘或者相加，由竞争而可能产生输出干扰脉冲的现象。 消去竞争冒险的方法： （1）发现并消除互补变量——先将逻辑函数式变换为由最小项组成的函数式，再对电路进行设计，从而避免出现竞争冒险（A‘A’）。 （2）增加乘积项,避免互补项相加。 （3）输出端并联电容器——在较慢速度下工作时，可以在输出端并联一电容器，致使输出波形上升沿和下降沿变化比较缓慢，可对于很窄的负跳变脉冲起到平波的作用。

编码器的逻辑功能：能将每一个编码输入信号变换为不同的二进制的代码输出。 （1）普通编码器——任何时候只允许输入一个有效编码信号，否则输出就会发生混乱。 ①4线─2线普通二进制编码器 ②8421BCD码编码器 缺点：普通编码器不能同时输入两个已上的有效编码信号。 （2）优先编码器——允许同时输入两个以上的有效编码信号。当同时输入几个有效编码信号时，优先编码器能按预先设定的优先级别，只对其中优先权最高的一个进行编码。以下以CD4532为例，对该芯片进行讲解。 由上图真值表所示，I0~I7中按高位优先的原则，若输入端有一位为高电平，则输出其对应的编码。其中EI为使能输入端口，只有将其置高电平，才可使芯片工作。GS为群选择线，只要存在优先输入，GS就为1，若不存在优先输入，输出EO就为1。

**译码：**译码是编码的逆过程，它能将二进制码翻译成代表某一特定含义的信号。(即电路的某种状态) **译码器：**具有译码功能的逻辑电路称为译码器。 ①74HC139集成译码器 逻辑符号框外部的符号，表示外部输入或输出信号名称，字母上面的“—”号说明该输入或输出是低电平有效。符号框内部的输入、输出变量表示其内部的逻辑关系。在推导表达式的过程中，如果低有效的输入或输出变量(如)上面的“—”号参与运算(如E变为‘E’ )，则在画逻辑图或验证真值表时，注意将其还原为低有效符号。 ②74HC138(74LS138)集成译码器——3线–8线译码器 由上图的管脚图、真值表可知，此时为低电平有效。当输入对应位的二进制时，芯片可将其译码为0~8的数字。其中E1——E3是芯片的使能输入端，其中通常用E3为总使能，通常将E1、E2用于数据分配器。 ③七段显示译码器

**数据选择器：**能实现数据选择功能的逻辑电路。它的作用相当于多个输入的单刀多掷开关，又称“多路开关” 。 **数据选择的功能：**在通道选择信号的作用下，将多个通道的数据分时传送到公共的数据通道上去的。 利用8选1数据选择器组成函数产生器的一般步骤： a、将函数变换成最小项表达式； b、将使器件处于使能状态 c、地址信号S2、 S1 、 S0 作为函数的输入变量 d、处理数据输入D0~D7信号电平。逻辑表达式中有mi ,则相应Di =1，其他的数据输入端均为0。

**数值比较器：**对两个1位数字进行比较（A、B），以判断其大小的逻辑电路。 （1）1位数值比较器 （2）2 位数值比较器 输入：两个2位二进制数 A=A1 A0 、B=B1 B0，也可用一位数值比较器设计多位数值比较器，其原则是当高位（A1、B1）不相等时，无需比较低位（A0、B0），高位比较的结果就是两个数的比较结果。当高位相等时，两数的比较结果由低位比较的结果决定。 （3）集成数值比较器74LS85 74LS85是四位数值比较器 ，其工作原理和两位数值比较器相同。

（1）半加器和全加器 加法器分为半加器和全加器两种。 半加—在两个1位二进制数相加时，不考虑低位来的进位的相加 全加—在两个二进制数相加时，考虑低位进位的相加 ①1位半加器——不考虑低位进位，将两个1位二进制数A、B相加的器件。 ②全加器 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。 ABC有奇数个1时S为1；ABC有偶数个1和全为0时，S为0-----用全加器组成三位二进制代码奇偶校验器 （2）多位数加法器 ①串行进位加法器——低位的进位信号送给邻近高位作为输入信号，采用串行进位加法器运算速度不高。 ②超前进位加法器——提高运算速度的基本思想：设计进位信号产生电路，在输入每位的加数和被加数时，同时获得该位全加的进位信号，而无需等待最低位的进位信号。74LS283 （2）减法运算 在实际应用中，通常是将减法运算变为加法运算来处理，即采用加补码的方法完成减法运算。

时序逻辑电路: **工作特征：**时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。 **结构特征:**由组合逻辑电路和存储电路组成,电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。 锁存器与触发器： **共同点：**具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。 **不同点：**锁存器—对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。触发器—对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。 双稳态电路具有记忆1位二进制数据的功能。

初态：R、S信号作用前Q端的状态，初态用Qn表示。 次态：R、S信号作用后Q端的状态次态用Qn+1表示。 工作原理 当R = 0、S = 0 ——状态不变 当R = 0、S = 1 ——置1：无论初态Qn为0或1，锁存器的次态为为1态。 信号消失后新的状态将被记忆下来。 当R = 1、S = 0 ——置0：无论初态Qn为0或1，锁存器的次态为0态。 信号消失后新的状态将被记忆下来。 当R = 1、S = 1 ——状态不确定：无论初态Qn为0或1，触发器的次态Qn 、‘Qn’都为0 。触发器的输出既不是0态，也不是1态。当S、R 同时回到0时，由于两个与非门的延迟时间无法确定，使得触发器最终稳定状态也不能确定。

**定时图:**表示电路动作过程中，对各输入信号的时间要求以及输出对输入信号的响应时间。

**锁存器与触发器的不同：**锁存器在E的高(低)电平期间对信号敏感；触发器在CP的上升沿(下降沿)对信号敏感。

从结构、工艺、用途上可分为主从触发器、维持阻塞触发器 （1）主从触发器： 工作原理： ①当CP=0时（C = 0，‘C’ = 1），TG1导通，TG2断开——输入信号D 送入主锁存器。Q’ 跟随D端的状态变化，使Q’ = D。TG3断开，TG4导通——从锁存器维持在原来的状态不变。 ②当CP由0跳变到1时（C = 1，‘C’ = 0），TG1断开，TG2导通——输入信号D 不能送入主锁存器。主锁存器维持原态不变。TG3导通，TG4断开——从锁存器Q的信号送Q端。 注：触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号。 （2）维持阻塞触发器： 工作原理： ①当CP = 0，Q4= ‘D’，Q1 = D，Qn+1 = Qn, ‘D’ 信号存于Q4，D 信号进入触发器,为状态刷新作好准备。 ②当CP 由0 跳变为1，Qn+1 = D，在CP脉冲的上升沿，触法器按此前的D信号刷新。 ③当CP =1，D信号不影响‘S’ 、‘R’的状态，Q的状态不变。 在CP脉冲的上升沿到来瞬间使触发器的状态变化。

（1）D 触发器构成 J K 触发器 （2）D 触发器构成 T 触发器 （3）D 触发器构成 T’ 触发器

（1）锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息。 （2）锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态。 （3）触发器是对时钟脉冲边沿敏感的电路，它们在时钟脉冲的上升沿或下降沿作用下改变状态。 （4）触发器按逻辑功能分类有D触发器、JK触发器、T（T’）触发器和SR触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。

**时序电路结构特征：**电路由组合电路和存储电路组成；电路存在反馈。 输出方程: O＝f(I，S)——表达输出信号与输入信号、状态变量的关系式。 激励方程: E＝f(I，S)—— 表达了激励信号与输入信号、状态变量的关系式。 状态方程 : Sn+1＝f(E，Sn)——表达存储电路从现态到次态的转换关系式。 **同步：**存储电路里所有触发器有一个统一的时钟源，它们的状态在同一时刻更新。 **异步：**没有统一的时钟脉冲或没有时钟脉冲，电路的状态更新不是同时发生的。

分析过程的主要表现形式:时序电路的逻辑能是由其状态和输出信号的变化的规律呈现出来的。所以,分析过程主要是列出电路状态表或画出状态图、工作波形图。 分析同步时序逻辑电路的一般步骤： （1）了解电路的组成——电路的输入、输出信号、触发器的类型等 。 （2）根据给定的时序电路图,写出下列各逻辑方程式——输出方程、各触发器的激励方程、状态方程: 将每个触发器的驱动方程代入其特性方程得状态方程。 （3）列出状态转换表或画出状态图和波形图。 （4）确定电路的逻辑功能。 **米利型电路：**电路的输出是输入变量A及触发器输出Q1、 Q0 的函数，这类时序电路亦称为米利型电路。 **穆尔型电路：**电路输出仅仅取决于各触发器的状态，而不受电路当时的输入信号影响或没有输入变量，这类电路称为穆尔型电路。

同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。 设计同步时序逻辑电路的一般步骤： （1）根据给定的逻辑功能建立原始状态图和原始状态表。 ①明确电路的输入条件和相应的输出要求，分别确定输入变量和输出变量的数目和符号。 ②找出所有可能的状态和状态转换之间的关系。 ③根据原始状态图建立原始状态表。 （2）状态化简-----求出最简状态图。 合并等价状态，消去多余状态的过程称为状态化简 等价状态：在相同的输入下有相同的输出，并转换到同一个次态去的两个状态称为等价状态。 **（3）状态编码（状态分配）：**给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数，2n-1 < M VTH 电路维持 vo = VTH 不变。 （4）当 vI 下降, vI1 也下降，只要 vI1 > VTH，则保持 vo = VTH ，当 vI = VTH，电路产生如下正反馈 ：vI ↓→ vI1 ↓→ vo1 ↑→ vo ↓→ vI1 ↓，反馈结果使得 vo = VOL。 施密特触发器的应用：波形变换、波形的整形、消除干扰信号、幅度鉴别

（1）通用多谐振荡器 **多谐振荡器的基本组成：**开关器件、反馈延迟环节（ RC电路） vo1与vo2反相，电容接在vo与vI之间: vo1 = 1, vo = 0 时，电容充电，vI增加；vo1 = 0, vo = 1 时，电容放电，vI下降; 工作原理： **大体解释：**初态时，vo1 = 1， vo = 0 ，vc = 0，电路对电容c充电，电容电压为左正右0，vI 开始变大。当 vI = VTH时，vo1 = 0， vo = 1 ，电路进入第二暂态，此时电容c进行放电，电容电压接近为左0右正，vI 开始变小，直至 vI = VTH ，之后 vo1 = 1， vo = 0 循环反复。（粗略解释） 详细解释，如下： 振荡周期的计算：T＝RCln4 ≈ 1.4RC （2）用施密特触发器构成波形产生电路

555定时器是一种应用方便的中规模集成电路，广泛用于信号的产生、变换、控制与检测。 工作原理： 很好理解，VI1位于上比较器的反向输入端、VI2位于下比较器的同向输入端，对于上比较器而言，若VI1 > 2VCC/3，则运算放大器输出为0；对于下比较器而言，若VI2 < 2VCC/3，则运算放大器输出为0。根据SR锁存器的特点：R=0、S=0 ——状态不变；R=0、S=1 ——置1；R=1 、 S=0 ——置0；S=1 、 R=1 ——状态不确定，可得以下功能表。

（1）波形变换 假设一开始输入电压为0，根据功能表输出为 vo = 1，放电管截止。当输入电压由0上升至VCC/3之后，根据功能表输出不变。当输入电压上升至2VCC/3，输出翻转变为 vo = 0，放电管导通。之后若存在VI1 < VCC/3，则输出再一次翻转变为 vo = 1。实现波形的变换。 注：若想改变占空比，可改变VCC的大小或芯片内部电阻的大小。若回差电压（输入的使输出电平发生反转的触发电压）减小,占空比将变大。 （2）波形产生电路(多谐振荡器 ) 原理不讲，实质上对RC电路进行整形而得。

（1）经典电路 工作原理： 假设一开始，触发脉冲尚未输入时，对一开始的状态分析：若此时‘Q’ = 0，Q＝1，则晶体管T饱和导通，则 VI1 = 0，根据功能表，三极管导通情况、输出保持不变；若此时Q = 0，‘Q’＝1，则晶体管T截止，电容C充电，之后当 VI1 = 2VCC/3 时，输出为0，‘Q’ = 0，Q＝1，可见稳定时无论哪种情况 ‘Q’ = 0，Q＝1恒成立。 开始输入触发伏脉冲后，vI为0，vo由0变为1，三极管截止，电源对电容C充电，虽然在充电这段时间，触发脉冲已回到原来的位置，但根据功能表，其输出与晶体管的导通处于保持不变的状态。所以，只有当电容充电至VI1 = 2VCC/3 时，其输出与晶体管的导通情况才会翻转。之后三极管导通，进行放电。 注：电路是不可重复触发的单稳，若将5脚接电压V,电路的脉宽会改变，其充电至VCC，故脉宽变大。 本段还是参考大佬的总结，详情见这 555组成的单稳态的应用: （2）脉冲宽度调制器 （3）用555定时器组成可重复触发单稳

（1）通用结构 工作原理： 若一开始电压在VI1 = VI2 < VCC/3，此时根据功能表，三极管截止，电容进行充电，vc升高，若电压在VI1 = VI2 > 2VCC/3，此时根据功能表，三极管导通，电容进行放电，vc下降，可知无论在哪种情况下，稳态时 vc 将始终处于 2VCC/3 > vc > VCC/3 的位置。 假定一开始，电压在 VCC/3 处升高，此时根据功能表，三极管保持截止，电容进行充电，vc升高，直至VI1 = VI2 > 2VCC/3 时，此时三极管导通，电容进行放电，vc下降。直至VI1 = VI2 < VCC/3，此时根据功能表，三极管截止，电容进行充电，vc升高，由此往复，便可得到矩形波。 （2）用555定时器组成占空比可的调多谐振荡器 可见，要想改变占空比，只需改变充放电的时间即可。

实现D/A转换的基本思想：数字量是用代码按数位组合而成的， 对于有权码，每位代码都有一定的权值，如能将每一位代码按其权的大小转换成相应的模拟量， 然后，将这些模拟量相加，即可得到与数字量成正比的模拟量， 从而实现数字量–模拟量的转换。

根据D/A转换器，可知是数字量转化为模拟量，我们可以将数字量反应到开关上，利用倒T形电阻网络的并联效果，只需多建立倒T形电阻网络可实现对输出模拟电压，通过对开关量的编程即可实现D/A转换。 计算方法

**A/D功能:**能将模拟电压成正比地转换成对应的数字量。A/D转换器一般要包括取样， 保持，量化及编码4个过程。

**工作原理：**顾名思义，并行比较，而且还是带优先级的并行比较。根据各比较器的参考电压值，可以确定输入模拟电压值与各比较器输出状态的关系。比较器的输出状态由D触发器存储，经优先编码器编码，得到数字量输出。 电路特点： （1）单片集成并行比较型A/D转换器的产品很多，如AD公司的AD9012 (TTL工艺8位)、AD9002 (ECL工艺，8位)、AD9020 (TTL工艺，10位)等 （2）在并行A/D转换器中，输入电压I同时加到所有比较器的输入端。如不考虑各器件的延迟，可认为三位数字量是与I输入时刻同时获得的。所以它的转换时间最短。 **缺点：**电路复杂，如三位ADC需7个比较器、7个触发器、8个电阻。位数越多，电路越复杂。

逐次比较型A/D转换器就比较形象，逐次逼近转换过程与用天平称物重非常相似 。我们平时用天平称物都是先从小的重量依次比较，并不断增加重量，直至二者持平。 **工作原理：**在第一个时钟来了后，放入一半的参考电压所对应的量进行比较，若，仍小于，则该位置1，若大于则该位置0。下一次通过增加或减少 1 / 4 的量进行比较……直至完全持平或计算精度不足。 **小结：**逐次比较型A/D转换器输出数字量的位数越多转换精度越高，其完成一次转换所需时间与其位数n和时钟脉冲频率有关，位数愈少，时钟频率越高，转换所需时间越短。

对输入模拟电压和参考电压分别进行两次积分，将输入电压平均值变换成与之成正比的时间间隔，然后利用时钟脉冲和计数器测出此时间间隔，进而得到相应的数字量输出。双积分式A/D转换器也称为电压－时间－数字式积分器 。 **工作原理：**这个也挺有意思的，总结来说就是消消乐，消消更快乐。准备阶段，Cr信号将计数器清零；开关S2闭合，待积分电容放电完毕后，断开S2 使电容的初始电压为0。开始阶段，S1与A端相接，积分器开始对 vI 积分，由于我们不知道这个模拟量 vI 是多少，所以你只能积分到2n个CP（2nTC），之后开关切换到B,VREF加到积分器的输入端，积分器反方向进行第二次积分。只要当 t=t2 时积分器输出电压 vo ≥ 0，比较器输出 vc =0，时钟脉冲控制门G被关闭，计数停止。在计数器所计的数 λ= Qn-1…Q1Q0，λ 就是A/D转换器得到的结果。

① 并联比较型特点：转换速度快,转换时间 10ns ~1us, 但电路复杂。 ② 逐次逼近型特点：转换速度适中,转换时间 为几us ~100 us, 转换精度高，在转换速度和硬件复杂度之间达到一个很好的平衡。 ③ 双积分型特点：转换速度慢,转换时间 几百us ~几ms,但抗干扰能力最强。

小小的总结：

又完成一门，历时近两天，终于完成了，由于知识有些久远，无法找到我之前记录的笔记(ಥ_ಥ) ，所以总结起来费了不少力气，不过感觉累并快乐着，毕竟人生想弥补自己遗憾的机会可不多呀！不断回顾总结，让我对知识的理解有所加深。下一次我将更新自动控制原理、MATLAB、电力电子技术等，感谢大家的支持！

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