FPGA开发

2024-06-20 00:03| 来源: 网络整理| 查看: 265

前言

小编最近在学习时序电路的VHDL设计，通过此文对触发器和VHDL相关知识进行总结，以便日后进行复习、查阅。本文首先回顾了各类触发器的基本知识包括特性方程、状态图等，最后通过VHDL来实现各类触发器。

一、触发器知识回顾

在实际的数字系统中往往包含大量的存储单元，而且经常要求他们在同一时刻同步动作，为达到这个目的，在每个存储单元电路上引入一个时钟脉冲（CLK）作为控制信号，只有当CLK到来时电路才被“触发”而动作，并根据输入信号改变输出状态。把这种在时钟信号触发时才能动作的存储单元电路称为触发器，常见的触发器有D触发器、RS触发器、JK触发器、T触发器，它们是构成时序逻辑电路的基本单元。

名称特性方程逻辑符号状态图D触发器 $Q^{n+1} = D$

RS触发器（或非门实现）

$Q^{n+1} = S+\overline{R}Q^{n}$

$SR=0$ （约束条件）

JK触发器 $Q^{n+1} = J\overline{Q^{n}}+\overline{K}Q^{n}$

T触发器 $Q^{n+1} = T\overline{Q^{n}}+\overline{T}Q^{n}$

D触发器真值表：

D $Q^{n}$ $Q^{n+1}$ 000010101111

RS触发器真值表：

SR $Q^{n}$ $Q^{n+1}$ 000000110100011010011011110不确定111不确定

RS触发器真值表：

JK $Q^{n}$ $Q^{n+1}$ 00000011010001101001101111011110

T触发器真值表：

Y $Q^{n}$ $Q^{n+1}$ 000011101110 二、VHDL实现

在VHDL中完整的条件语句只能构成组合逻辑电路，例如下面的二选一数据选择器。

entity select1of2 is port (a, b, s : in bit; y : out bit); end entity select1of2; architecture bhv of select1of2 is begin process(a,b,s) begin if(s='1') then y

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