FPGA时序分析工具（TimeQuest）

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观看以下程序：

module led( input clk ,//系统时钟，50MHZ input rst_n ,//系统复位，低电平有效 output reg led ); reg [24:0] cnt ;//定义一个计数器 always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin cnt Write SDC File 可以实现，也可以在 Task 栏中直接双击 Write SDC File 选项。在这里插入图片描述

图22 TimeQuest保存时序约束文件

Write SDC File 打开之后，界面如下所示，默认会以工程名称+.out+.sdc 的格式命名该文件，可以把第一项中的.out 删掉，就变成了“led.sdc”，点击 OK，即可自动将约束内容写到“led.sdc”文件里。在这里插入图片描述

图22 TimeQuest时序约束文件名更改

在这里插入图片描述

图23 TimeQuest时钟约束文件名修改完

补充说明，如果工程中已经有同名文件，那么该操作会直接使用新内容覆盖文件里原本的久内容。如果工程中没有该同名文件，软件就会新建此文件并将所有约束写入该内容。

上述操作完成后，TimeQuest Timing Analyzer 软件就可以关掉了。但每次关闭的时候，软件又会提示说让用户写 SDC 文件，如下图所示。刚刚已经写过了。直接选No就OK了，选 Yes 无非就是再c重新写一遍。

使用约束文件指导 Quartus 编译

通过前面的操作，时钟约束也约了，约束文件也创建了。但是这个文件是否就一定能够指导 Quartus 软件进行编译了呢？接下来执行下述几步，以确保该文件已经正确的被用于指导 Quartus 软件布局布线。

在 Quartus 菜单栏中，依次点击 Assignments -> Settings 打开工程设置界面，如下图所示。在这里插入图片描述

图24 quartus添加时序约束文件步骤1

设置界面如下图所示。点击设置里面的 TimeQuest Timing Analyzer，发现“SDC files to include in the project”里面，没有添加任何文件。要知道，一个工程可以有多个 SDC 文件，而 Quartus 最终使用哪个约束文件，一定是要在这里添加的。在这里插入图片描述

图25 quartus添加时序约束文件步骤2

所以在这里，将刚刚建好的 led.sdc 文件添加进来。如下图所示。在这里插入图片描述

图26 quartus添加时序约束文件步骤3

添加好之后，应用设置并关闭，回到 Quartus 主界面中，会发现该文件已经被加入工程了，然后对工程进行全编译（CTRL + L），软件就会在该约束文件指导下进行编译了。编译完成之后，就可以根据本节内容开头的描述，查看最大运行时钟频率了，新的报告如下图所示。在这里插入图片描述

图27 quartus编译含有SDC文件工程后查看最大系统时钟频率

然后你会发现一个真理，Quartus 编译出来的结果，能够运行的最大频率与约束息息相关，约束要求不高，Quartus 也就随便编译优化下，能满足添加的约束要求即可。不会去做到最优。

当然，也可以双击 led.sdc 文件，看看里面的内容，里面内容最关键的就是下面这句了。

create_clock -name {clk} -period 20.000 -waveform { 0.000 10.000 } [get_ports {clk}]

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