DDR为什么需要DQS信号？

DDR(double data rate SDRAM)中的数据是双边沿传输，即在时钟的上升和下降沿都可以采样，它和单边沿传输的SDRAM(即SDR，single data rate SDRAM)的区别如下图，图中的data eye即数据的两次传输之间围成的区域，图(a)为SDR的传输示意图，因为只有一个时钟沿传输数据，所以称为single-edged clocking，图(b)为DDR的传输示意图，因为是两个时钟沿传输数据，所以称为dual-edged clocking。

在SDR中，data eye是由两个同向时钟沿围成的(在图中即为在时钟上升沿，发送端驱动数据)，中间还会有一个反向时钟沿，在该反向时钟沿的时刻(在图中即为下降沿)数据是稳定的，所以该反向时钟沿可以用来在接受端采样数据。简而言之就是每个data eye有两个可用时钟沿，左边的上升沿用于发送端驱动数据，中间的下降沿用于接收端采样数据，而右边的时钟沿就属于下一个data eye了。 而在DDR中，data eye是由紧邻的两个反相时钟沿围成，每个data eye可用的时钟沿个数减半(即只有一个)，这个时钟沿只能用于驱动或采样数据，而无法把两件任务都完成。因此必须引入另一种机制来弥补这一缺陷，这一机制就是DQS(data strobe signal)，它被称为同步时序参考信号( source-synchronous timing reference signal)。

下图是读操作的时序图，DQS由DRAM产生并送给controller，DQS和DQ都和clock的边沿对齐(edge aligned)，controller将DQS delay 90°(需要额外的delay电路)，delay后的DQS边沿和DQ的中心对齐(centere-aligned)，可以用来采样稳定的数据。

下图是写操作的时序图，DQS由controller产生并送给DRAM，DQS和clock的边沿对齐(edge aligned)，而DQ和clock是中心对齐的(edge-aligned，也需要额外电路)，DRAM就可以直接用DQS的边沿采样数据。

可以看到，写操作和读操作中的DQS、DQ、clock的关系是不同的，且都需要controller提供额外的电路来保证它们的关系，原因DRAM通常是大规模生产，把额外电路的负担都放到controller一侧，可以降低DRAM的成本。

另外，在高速接口设计中（尤其是DDR这种并行高速接口），要尽量减少信号传输时间的uncertainty（通常由skew和jitter两部分组成），以保证所有数据都能被同时正确采样，这就需要精细的板上布线和复杂的训练(traning)。为了减小时序收敛难度，DDR不是同时将所有DQ线的时序同时进行约束，而是将它们每8个bit为1组，且每一组都有自己的DQS信号。

LPDDR5中，仿照GDDR引入了高频的数据时钟WCK，和命令时钟CK分开，二者的频率比为1：2或1：4。WCK作为写操作的DQS，额外引入了一个新的端口RDQS作为读操作中的DQS。

RDQS在写操作中用来传输link ECC。