System Verilog 中小数的计算、四舍五入的实现

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system verilog 中四舍五入问题：

1、real类型数据：

2、int / bit类型数据：

SV中小数的计算：

SV中小数用real类型来表示，IEEE中说明，real类型相当于C中的double类型，shortreal相当于C中的single类型，real的取值范围是3.4E-38 ~3.4E+38 。

real类型的小数想要进行四舍五入，可以扩大一定的倍数后int取整，然后再转换为real类型，再缩小相同的倍数。例：

（1）直接赋值小数，会进行四舍五入取整；

（2）计算过程中，如果有小数，会把小数部分直接截掉，不进行四舍五入；

（3）计算过程中，如果等号右侧表达式中各项乘以1.0，就不会直接截掉小数，会把数据进行四舍五入取整。

计算时如果想要四舍五入，可以在表达式的最左侧乘以1.0,，乘在右侧无效。

例：

如果是real类型的数据，直接计算就可以；

如果是int类型的数据，想让小数参与运算，可以将数据按一定的倍数增大计算完后再缩小相同的倍数，缩回原来的倍数后如果结果有小数会被直接截掉取整，不会进行四舍五入。 

如果0.2 x 8= 1.6,那么verilog是取1.6中的整数进行计算，误差就是（1.6-1）/1.6 = 0.375 左右；

如果0.2 x 16= 3.2,那么verilog是用3进行计算，误差范围是0.2/3.2 = 0.0625；

相比之下增大倍数越大同倍数减少时误差范围越来越小，但是不需要夸张的增加放大倍数，通过实际情况，在合理的误差范围内就可以了。

例：