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一、设置输入延时(Input Delay)
1、不同的路径需要使用不同的约束 由下图可以看出Input Delay是以上游芯片的时钟发送沿为参考,上游的输出数据到达FPGA的外部输入端口之间的延迟。 输入延迟(input delay)包括Tco和Trace Delay(板间延迟),其中Trace delay又叫Board delay。 可以看出它主要把时序路径分为三部分,然后分别计算各部分的延时,最后计算出裕量slack,根据slack的值来判断时序是否正确。 5、设置输入延时 6、DDR输入延时举例 7、静态时序路径 默认情况下,主I/O和内部时钟元件之间的任何逻辑都不是完整静态时序路径的一部分 如果没有其他命令,就不会对与I/O相关的逻辑进行设置/保持检查![]() 为了获取完整的静态时序路径,我们需要向Vivado静态时序引擎描述外部元素 输入端口: 外部设备使用的时钟外部设备时钟与到达FPGA输入端口之间的延迟;包括外部设备的CLK->Q的时间和板延迟输出端口: FPGA的输出端口与外部设备时钟之间的延迟;包括外部设备需求时间和板延迟![]() 1、不同的路径需要使用不同的约束 3、外部建立和输出时间要求 4、完整的输出静态时序路径 5、输出静态时序分析报告 6、DDR输出延时举例 1、异步输入到输出的延时 最后总结一下,在阅读时序报告时可以发现,时序路径中的三部分在计算延时的时候,基本公式都是: T(source clock path) + T(data path) = 实际的数据到达时间; T(destination clock path) - Ts(或者+Th) = 数据需求时间; 但是: 如果设置了input delay,那input delay应该加到data path delay中;如果设置了output delay,那应该用output delay替换数据需求时间中的Ts或者Th;并且,如果input delay和output delay设置了max和min,那么: 如果是对建立时间进行时序分析,则使用max;并且在T(destination clock path) - Ts中,destination clock path的初始时间是一个clock周期; 如果对保持时间进行时序分析,则使用min;并且在T(destination clock path) +Th中,destination clock path的初始时间为0。 |
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