数字集成电路（13）导线互连

本人《数字集成电路设计》课程笔记，老师为王仁平。

本文主要讲述数字集成电路中的互连问题，包括串绕、寄生、电迁移、电压降等问题。

方块电阻：

其中，$H$​为工艺常数

知道了方块电阻$R_\Box$，可求得电阻$R$，有

扩展：

​ 芯片中的互连，一般高层的金属层一般$W$​较大，于是电阻更小。

​ 即$W↑\ →\ R↓\ →\ 功耗P↓,\ RC↓ $

​ 因此高层金属层，如$M_4、M_5$​，常用于时钟、电源等关键信号的布线

​ 中间层金属用作于信号线。

当频率上$GHz$的时候，才会去考虑电感的作用。

理想导线

​ 一般用于较大尺寸的工艺中

集总模型

集总$RC$​模型

分布$RC$​模型

传输线模型

如何减小【长导线】使得【延时变长】的作用：

使用更好互连材料（$Al→Cu$​）和绝缘材料，集成宽度和低电容是关键。

区分局部和全局导线，保证电阻大小能被控制是主要的。

（高层金属导线走关键信号、时钟、电源等全局信号，底层金属导线走普通信号）

寄生参数对于电路的危害：

寄生的类型——电容、电阻、电感

此处讨论电容寄生主要是串扰

由相邻的信号线之间不希望有的耦合引起的干扰

小贴士：

耦合有多种，常常是电容性的耦合

串扰引起的噪声难以捕捉

方法：密集型布线结构——同层信号线使用电源线隔离，相邻层采用垂直布线。

缺点：面积和电容增加了+5%，功耗和延时增加

优点：减小了电容串扰，延时差别也下降到不超过2%

此处讨论电阻寄生主要是导线电压降、电迁移、性能（延时）

原因：芯片尺寸的减小，使得线宽减小，导线电阻增加，导线压降增加。

常考虑：电源网络设计——导线消耗了电压，使得供给门电路的电压下降

供给门电路的电压下降的危害

噪声容限降低

延时增加

上图中，$\Delta V’$称为电压降，而$\Delta V$称为低电压反弹。

实际供给门电路的电压只有 $V=V_{DD}-\Delta V’-\Delta V$​

战略：缩短电源引线和电路电源接地线的距离

原因：工艺尺寸减小，线宽、工作电压减小，但是功耗增加，意味着单位线宽流过的电流密度增加，电迁移现象变得明显。

小贴士：

改变金属线属性。

​ 如合金或者$Cu$代替$Al$导线，但是成本增加。

降低温度。

​ 降低温度可以减小电迁移发射概率。

​ 芯片封装上面需要考虑散热问题。

增加线宽。

​ 增加线宽可以降低平均电流密度。

​ 缺点；增加布线资源，成本增加

​ 优点：增加线宽不仅可以降低平均电流密度，还可以降低金属温度，间接又抑制了电迁移。

原因：根据导线模型——分布$RC$模型，可知$t_p\varpropto L^2$​。为了降低电路延时，提高电路的响应速度，需要降低导线寄生电阻。​

采用更好的互连材料。

​ 导线：铜$Cu$、合金等；绝缘材料：低介电常数的材料

​ ※但是，这种方法不是解决长导线延时的根本方法。

增加互连金属层的数目

​ 管子数目增多驱动这金属层数目增多。

​ 局部线（底层金属层做信号传输）采用高密度，全局线（高层金属层走全局信号，如时钟线、电源线）

采用更好的互连策略——对角线法

​ 采用对角线式布线（如上图），现场可较小29%，但是对于EDA工具、掩膜制作的要求高，难度大。

​ 目前一般采用曼哈顿式布线，即横平竖直式的布线。

中间插入中继器——中继器

​ 长的互连线中插入中继器（如inv buffer），强行减小导线长度。但是中继器也存在延时。

优化互连结构——寄存器或锁存器

​ 方法：导线流水线——长互连线中插入寄存器或者锁存器，将导线分成$k$段。

​ 优点：可以提高数据处理能力。每段导线中可以加入中继器进行进一步优化。

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