FPGA学习心得（八篇）

以下是FPGA学习过程中的几个知识盲区，拿出来给大家分享一下，希望对大家有所帮助——特别是初学者。

首先，所谓的并行思想就是，几个工作模块在同一个时钟的作用下动作，并且模块之间也有相互的联系，但彼此不影响，共同完成一项工程。

在FPGA中的延时和之前单片机中的延时，有异曲同工之妙，但两者之间却有着各自独特的韵味，首先，在fpga中，因为每个时钟脉冲都是有所记录的，并且会作用到每一个工作模块，每来一个脉冲整个电路就会跟着进行一次同步动作，因此很容易就可以控制某个动作的完成时间，比如之前做过的一个键盘，用到的扫描就是如此，设置好一个计数模块，计算好所需的时间，当一切都设置完后，在工作时，就可以很容易的实现精确延时，因为计数模块和键盘扫描模块是同时开始同时计脉冲数的，要想从第一排扫描进入第二排扫描就必须等待脉冲计数完毕，在这期间扫描模块就会不停地扫描第一行，第二排也是如此，这样每一次的扫描时间都是确定的，不仅实现延时，而且更加精确，而且也不会影响整个电路的运行时间。 而在单片机中实现延时，由于是串行思想，所以，延时就是多条空指令的累加，提前计算好运行一条空指令所需的时间，最后得出要想实现延时所需的指令条数，以实现延时的目的，这样的延时，在对整个程序时间要求不高的地方用起来很方便，而且执行性很高，但是这样的延时有一个最大的弊端，就是很浪费资源，因为在延时的这段时间里，什么都不能干，仅仅是执行一些空语句，一次在一些对整个系统工作时间要求很高的地方以及对资源要求充分利用的地方，更多的会去选择用并行。

还有就是通过之前与学长们的交流，改正了我之前的一个想法，把完成计划放在首位，但其实不然，在这个假期里，安排的那么多学习任务，其目的就是为了让我们更加熟练的应用EDA开发软件，以及通过对许多模块的上机操作，更加深入的了解FPGA的编写思想，比如，FPGA的并行思想、它的逻辑设计思想、它的逻辑硬件思想、能够深深地体会到现在用verilog HDL 所编的不是像之前单片机中的程序，而是在用语言描述一个庞大的硬件电路，并通过这些电路来解决逻辑问题，实现逻辑思想。而相对于完成任务而言，这些才是真正的目的，真正的重点，因此我这几天开始慢慢的调整自己的学习计划和重点，开始侧重于对自己逻辑设计思想的培养，以及对硬件描述的语言上转变。力争在回家前对FPGA能够较现在有个更加深入的了解。

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