Vivado生成BIN/MCS文件

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参考 ug908 ug835 AR# 44635 7 Series - EMCCLK considerations to ensure the FPGA completes the startup sequence AR# 62034 7 Series - 2014.2/2014.3 write_bitstream error - EMCCLK pin must be programmed as an input when generating a bitfile for configuration FPGA BPI加载时间计算 7系列FPGA上电配置流程 ISE XILINX BPI EMCCLK 配置实现

方法 xdc约束，xc7k325t，PC28F00AP30TF，如果使用CCLK，配置速率最大为66Mhz，所以在高速配置FPGA的需求下，需要外部EMCCLK来满足配置时间的要求。EMCCLK最大频率计算方法见下面的公式，并且不能超过DS181, DS182, 和 DS183文档中定义的最大值。在7系列中，常见的EMCCLK时钟频率为100Mhz。比如对于K7325T，通过查阅bitstream size的大小为91,548,896 bits（87.3Mb），如果VCCO0连接至2.5V或3.3V，CFGBVS连接至VCCO0，如果VCCO0连接至1.5V或1.8V，CFGBVS连接至GND。

set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design] set_property BITSTREAM.CONFIG.CONFIGRATE 66 [current_design] set_property CONFIG_MODE BPI16 [current_design] set_property CONFIG_VOLTAGE 2.5 [current_design] set_property CFGBVS VCCO [current_design] # set_property BITSTREAM.CONFIG.BPI_1ST_READ_CYCLE 2 [current_design] # set_property BITSTREAM.CONFIG.BPI_PAGE_SIZE 8 [current_design] set_property BITSTREAM.CONFIG.BPI_SYNC_MODE TYPE2 [current_design]

tcl命令，未压缩之前，bitstream大小11443725字节，10.9MB，压缩之后，7402859字节，7.05MB，这和工程内容有关。这样操作之后，可以在上电时找到FPGA PCIe设备。

write_cfgmem -force -format BIN -interface BPIx16 -size 128 -loadbit "up 0x0 E:/project/vivado2015.2.1/finace_xc7k325t/finace_xc7k325t.runs/impl_1/finace_wrapper.bit" E:/project/vivado2015.2.1/finace_xc7k325t/finace_xc7k325t.runs/impl_1/finace_wrapper.bin write_cfgmem -force -format BIN -interface SPIx4 -size 128 -loadbit "up 0x0 E:/project/vivado2015.2.1/finace_xc7k325t/finace_xc7k325t.runs/impl_1/finace_wrapper.bit" E:/project/vivado2015.2.1/finace_xc7k325t/finace_xc7k325t.runs/impl_1/finace_wrapper.bin copy /y E:\project\vivado2015.2.1\finace_1_10g_toe\finace.runs\impl_1\finace_wrapper.bit C:\project\boot\finace 其他 可选的时钟值，

可添加时间戳，