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1.Verilog语言有什么作用？ 可描述顺序执行和并行执行的程序结构； 用延迟表达式或事件表达式来明确的控制过程的启动时间； 通过命名的事件来触发其它过程里的激活行为或停止行为； 提供了条件如if-else，case等循环程序结构； 提供了可带参数且非零延续时间的任务程序结构； 提供了可定义新的操作符的函数结构； 提供了用于建立表达式的算术运算符，逻辑运算符，位运算符； Verilog HDL语言作为一种结构化的语言非常适用于门级和开关级的模型设计； 提供了一套完整的表示组合逻辑的基本元件的原话； 提供了双向通路和电阻器件的原话； 可建立MOS器件的电荷分享和电荷衰减动态模型； Verilog HDL的构造性语句可以精确地建立信号的模型； 2.构成模块的关键词是什么？ module，endmodule。 3.为什么说可以用Verilog构成非常复杂的电路结构？ 因为Verilog可描述顺序执行和并行执行的程序结构；用延迟表达式或事件表达式来明确的控制过程的启动时间；通过命名的事件来触发其它过程里的激活行为或停止行为；提供了条件如if-else，case等循环程序结构；提供了可带参数且非零延续时间的任务程序结构；提供了可定义新的操作符的函数结构；提供了用于建立表达式的算术运算符，逻辑运算符，位运算符；Verilog HDL语言作为一种结构化的语言非常适用于门级和开关级的模型设计； 提供了一套完整的表示组合逻辑的基本元件的原话；提供了双向通路和电阻器件的原话；可建立MOS器件的电荷分享和电荷衰减动态模型Verilog HDL的构造性语句可以精确地建立信号的模型； 4.为什么可以用比较抽象的描述来设计具体的电路结构？ 因为有可以用比较抽象描述设计电路结构的语言，而这种语言是适合数字系统设计的语言。 5.是否任意抽象的符合语法的Verilog模块都可以通过综合工具转变为电路结构？ 不能。要符合语法，还要符合一些基本规则的Verilog模块才可以通过综合工具转变为电路结构。 6.什么叫综合？ 通过综合工具把行为级描述的模块通过逻辑网表自动转化为门级形式的模块叫综合。 7.综合是由什么工具来完成的？ 由EDA工具来完成综合。 8.通过综合产生的是什么？产生的结果由什么用处？ 产生的是由与门，或门和非门组成的加法器，比较器等组合逻辑。产生的模块很容易与某种工艺的基本元件逐一对应起来，再通过布局布线工具自动地转变为某种工具工艺的电路布线结构。 9.仿真是什么？为什么要仿真？ 仿真是对电路模块进行动态的全面测试。通过观察测试模块的输出信号是否符合要求，可以调试和验证逻辑系统的设计和结构准确与否，并发现问题及时修改。 10.仿真可以在几层面上进行？每个层面的仿真有什么意义？ 分别为前仿真，逻辑网表仿真，门级仿真和布线后仿真； 前仿真，逻辑网表仿真，门级仿真可以调试和验证逻辑系统的设计和结构准确与否，并发现问题及时修改。 布线后仿真，分析设计的电路模块的运行是否正常。 11.模块的端口是如何描述的？ 用“.”表示被引用模块的端口。 12.在引用实例模块的时候，如何在主模块中连接信号线？ 用小括号中来表示本模块中与之连接的模块。 13.如何产生连续的周期性测试时钟？ 用always语句来产生连续的周期性测试模块。 14.如果不用initial块，能否产生测试时钟？ 不能，如果没有initial块，就不知道时钟信号的初始值。 15.从本讲的简单例子，是否能明白always块与initial块有什么不同？ initial块只执行一次，而always块执行无数次。 16.为什么说Verilog可以用来设计数字逻辑电路和系统？ 因为Verilog可描述顺序执行和并行执行的程序结构；用延迟表达式或事件表达式来明确的控制过程的启动时间；通过命名的事件来触发其它过程里的激活行为或停止行为；提供了条件如if-else，case等循环程序结构；提供了可带参数且非零延续时间的任务程序结构；提供了可定义新的操作符的函数结构；提供了用于建立表达式的算术运算符，逻辑运算符，位运算符；Verilog HDL语言作为一种结构化的语言非常适用于门级和开关级的模型设计； 提供了一套完整的表示组合逻辑的基本元件的原话；提供了双向通路和电阻器件的原话；可建立MOS器件的电荷分享和电荷衰减动态模型Verilog HDL的构造性语句可以精确地建立信号的模型；
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