Verilog中双向端口（inout） 的原理和使用方法

Verilog中inout端口的使用方法

（本文中所有Verilog描述仅为展示inout端口的用法，实际描述则需要更丰富的功能描述）

在芯片中为了管脚复用，很多管脚都是双向的，既可以输入也可以输出。在Verilog中即为inout型端口。Inout端口的实现是使用三态门，如FPGA中的管脚复用部分：

三态门的第三个状态是高阻态Z。在实际电路中高阻态意味着响应的管脚悬空、断开。当三态门的控制信号为真时，三态门导通；控制信号为假时，三态门的输出端是高阻态。

Verilog中的inout端口被综合为如下形式：

Inout端口是一个很容易出错的地方，理解inout端口模型必须要抓住三点：

inout端口不可能独立存在；

作为输入必须有reg型缓冲（一个inout两个控制信号）；

相连的两个inout端口由一对信号交错控制；

下面一一分析。

分析inout的端口特性，对于一个模块来说，inout端口既可以当做输入，又可以当做输出，那么，与inout端口相连的另一模块是什么情形呢？显然，另一模块也应该是inout端口，inout端口不可能独立存在。但是在实际编写Verilog代码的过程中，却常常忽略这一点，而仅仅是另一模块的一条输出线和一条输入线同时连接到inout端口上，乍看起来符合逻辑，实则不然。

以下图为例：

图中的存储器Memory用ＲＡＭ实现，无论CPU还是RAM都只有一组数据总线，而图中输入给Memory的有WriteData，从Memory输出的有MemData，这两组其实是一组数据总线，而实现此管脚复用功能的就是管脚复用。在用Verilog描述的过程中，只考虑CPU的数据通路结构时，就容易忽略它的双向端口的具体实现，并非如图中一般，简简单单的与RAM模块的inout端口相连。所以，一定要注意到inout端口不能独立存在，用Verilog描述上图中的CPU模块时也要描述一个inout端口及相关逻辑。

考虑到这种情况：当control信号为真时，三态门导通，这时，DataOut的输出通过双向端口传输到DataBus上。但是DataIn与DataOut直接相连，如何保证DataOut的数据不会影响到DataIn相连的电路呢？

解决这个问题的办法是把DataIn声明为reg型，而reg型的变量在always过程块中被复制，需要再增加一个控制信号，由always敏感表列监控，以此保证inout端口作为输出时不会影响DataIn。

实际用Verilog描述的过程中，常常容易忽略某一个inout端口的reg声明。以CPU和ＲＡＭ为例，RAM本身作为存储器就是用reg声明的，所以不需要这个reg缓冲（前提是写RAM时一定要在always敏感表列中添加控制信号）；而CPU模块的inout端口的reg声明却常常被忽略，因为这个东西看上去"画蛇添足"。这也是初学者使用inout端口时最容易犯错的地方。

前面提到inout端口不能独立存在，进一步考虑，当一个模块的inout端口作为输出时，那么另一个模块的inout端口必然作为输入；反之，当一个模块的inout端口作为输入时，那么另一个模块的inout端口必然作为输出。因此，这两个inout端口的控制信号实际上是由一对信号交叉控制。

以下图为例：

CPU控制读写RAM的信号有一对：ReadRAM和WriteRAM。

当ReadRAM有效时，CPU从RAM中读取数据，这时RAM的三态门导通，RAM的inout端口作为输出用，CPU的inout端口作为输入用，并且用ReadRAM信号控制CPU读取；

当WriteRAM有效时，CPU向RAM写入数据，这时CPU的三态门导通，CPU的inout端口作为输出用，RAM的inout端口作为输入用，并且用WriteRAM信号控制RAM写数据。

理解inout端口的实现，并且注意到上面三点，就可以开始用Verilog描述inout端口了。进行抽象：

1.三态门及其高阻态的实现（输出）：

2.输入缓冲（输入）：