Verilog 模块例化

在一个模块中引用另一个模块，对其端口进行相关连接，叫做模块例化。模块例化建立了描述的层次。信号端口可以通过位置或名称关联，端口连接也必须遵循一些规则。

这种方法将需要例化的模块端口与外部信号按照其名字进行连接，端口顺序随意，可以与引用 ​module​ 的声明端口顺序不一致，只要保证端口名字与外部信号匹配即可。

下面是例化一次 1bit 全加器的例子：

如果某些输出端口并不需要在外部连接，例化时 可以悬空不连接，甚至删除。一般来说，​input​ 端口在例化时不能删除，否则编译报错，​output​ 端口在例化时可以删除。例如：

这种方法将需要例化的模块端口按照模块声明时端口的顺序与外部信号进行匹配连接，位置要严格保持一致。例如例化一次 1bit 全加器的代码可以改为：

虽然代码从书写上可能会占用相对较少的空间，但代码可读性降低，也不易于调试。有时候在大型的设计中可能会有很多个端口，端口信号的顺序时不时的可能也会有所改动，此时再利用顺序端口连接进行模块例化，显然是不方便的。所以平时，建议采用命名端口方式对模块进行例化。

模块例化时，从模块外部来讲， ​input​ 端口可以连接 wire 或 reg 型变量。这与模块声明是不同的，从模块内部来讲，​input​ 端口必须是 wire 型变量。

模块例化时，从模块外部来讲，​output​ 端口必须连接 wire 型变量。这与模块声明是不同的，从模块内部来讲，​output​ 端口可以是 wire 或 reg 型变量。

模块例化时，从模块外部来讲，​inout​ 端口必须连接 wire 型变量。这与模块声明是相同的。

模块例化时，如果某些信号不需要与外部信号进行连接交互，我们可以将其悬空，即端口例化处保留空白即可，上述例子中有提及。

​output​ 端口正常悬空时，我们甚至可以在例化时将其删除。

​input​ 端口正常悬空时，悬空信号的逻辑功能表现为高阻状态（逻辑值为 z）。但是，例化时一般不能将悬空的 ​input​ 端口删除，否则编译会报错，例如：

一般来说，建议 input 端口不要做悬空处理，无其他外部连接时赋值其常量，例如：

当例化端口与连续信号位宽不匹配时，端口会通过无符号数的右对齐或截断方式进行匹配。

假如在模块 ​full_adder4​ 中，端口 a 和端口 b 的位宽都为 4bit，则下面代码的例化结果会导致：​u_adder4.a = {2'bzz, a[1:0]}, u_adder4.b = b[3:0]​ 。

连接端口的信号类型可以是，1）标识符，2）位选择，3）部分选择，4）上述类型的合并，5）用于输入端口的表达式。

当然，信号名字可以与端口名字一样，但他们的意义是不一样的，分别代表的是 2 个模块内的信号。

当例化多个相同的模块时，一个一个的手动例化会比较繁琐。用 ​generate​ 语句进行多个模块的重复例化，可大大简化程序的编写过程。

重复例化 4 个 1bit 全加器组成一个 4bit 全加器的代码如下：