Verilog使用always块实现时序逻辑

这篇文章将讨论 verilog 中一个重要的结构---- always 块（always block）。

verilog 中可以实现的数字电路主要分为两类----组合逻辑电路和时序逻辑电路。与组合逻辑电路相反，时序电路电路使用时钟并一定需要触发器等存储元件。因此，输出信号与时钟同步，而不是立即发生变化。

在verilog中需要使用 always 块来编写时序逻辑电路，这一点至关重要。

在编写 verilog 时，可以使用过程块（procedural blocks）来创建顺序执行的语句，过程块对于实现时序电路特别重要。相反，连续赋值语句在设计中并发（即并行）执行，这与底层电路的性质相匹配----底层电路由许多独立的逻辑门组成。

always 块是 verilog 中最常用的过程块之一，每当敏感列表中的一个信号改变状态时，always 块中的所有语句都会按顺序执行。

下面的 verilog 代码显示了 always 块的一般语法。

使用这个结构时需要小心，因为有一些 verilog 独有的特性，特别是初学者经常很难理解信号在 always 块中更新的方式。

在使用 always 块时，可以并行或顺序（串行）更新信号的值。这取决于使用的是阻塞赋值（blocking assignment）还是非阻塞赋值（non-blocking assignment）。要想成为一名高效的 verilog 设计者，就必须很好地理解 always 块。

在 always 块中编写的任何代码都会连续运行，这意味着代码块中的语句会按顺序执行，直到最后一行。一旦执行完序列中的最后一行，程序就会循环回到第一行，然后，always 块中的所有语句将再次按顺序执行。

然而，这种行为并不能描述这样一种电路----其中一个输入信号改变状态之前将保持稳定状态的真实电路。verilog使用 alway 块中的敏感列表来模拟这种行为，所以，always 块中的代码将仅在敏感列表中的信号之一更改状态后执行。

与所有触发器一样，D 触发器的输出仅在时钟上升沿时才改变状态，因此可以将时钟信号包含在敏感列表中，以便 always 块仅在时钟信号出现上升沿时执行。

下面的 verilog 代码展示了如何使用 always 块实现 D 触发器。