vivado simulation仿真(38译码器实现)

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第一步新建工程

新建工程选择开发板，进入vivado界面，这里就不多说了。

第二步添加design souce

这一步就是写我们要测试的Verilog模块，因为只是仿真，所以我们不需要综合和实现，也因此我个人认为，在design souce里面的文件就不需要按照顶层到底层的方式写，而是将需要测试的模块都放在里面。

这里我添加了两个文件，分别是两种方式实现的38译码器： vivado simulation仿真(38译码器实现)_Vivado教程其中各个文件的代码如下：

//decoder_3_8.v `timescale 1ns / 1ps module decoder_3_8(add,decode); input[3-1:0] add; output[7:0] decode; assign decode = 8'h1

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