VCS+Verdi联合仿真demo教程

2023-04-07 12:59| 来源: 网络整理| 查看: 265

公司仿真和看波形工具是VCS+Verdi，由于这两样工具结合在一起有着极高的效率，与在学校仅仅使用vivado软件跑整个流程相比，真的是小巫见大巫。

因此便在自己电脑的虚拟机中试着建立VCS+Verdi的仿真环境，写下这篇文章记录自己的使用过程。

参考文章：https://blog.csdn.net/m0_51517502/article/details/121319264

文章内容主要分两部分：

VCS、Verdi介绍 Linux下VCS+Verdi仿真demo演示

1. VCS、Verdi介绍

相信大家都用过Vivado，Quartus等，这里以Vivado为例，他包含了RTL，编译，仿真，综合，看波形，烧板子等，集大成为一体。相比之下，VCS和Verdi就很专一了，VCS专注于编译及仿真，Verdi专注于看波形，仅此而已，安分守己。那Vivado这种功能这么全，工业界直接全用一个Vivado走天下不就行了，为何要大费周折用VCS和Verdi呢？

按我公司老板的话来讲，Vivado其实只能算个写Verilog的（而且还很慢），只不过集成了综合，仿真，看波形等功能，如果要真正做Asic设计，还是得在各个步骤用上用更加专业的软件，用那些在领域中做到顶峰的EDA，对，那就是Synopsys的VCS，Verdi这种（毕竟Vivado的优化大多也只针对于自家FPGA）。首先VCS编译仿真速度极快，效率极高，为大家节约时间，Verdi看波形也十分方便debug，它支持信号追溯，无缝增加信号波形等功能。虽然上手比Vivado难，但学习之后能感受到其美丽之处的。

（注意：仿真包含前仿和后仿，如果单纯的前仿，VCS就绰绰有余了，然后想后仿，那就得需要再用DC (Design Complier) 来“综合”，此篇专注于前仿）

2. Linux下VCS+Verdi仿真demo演示

环境：Linux

编写Verilog：gvim

编译仿真：VCS

波形查看：Verdi

首先得在Linux下配置好VCS和Verdi的环境，这个方面我就不再这里赘述了，默认大家VCS和Verdi环境都已经配好，你可以在命令行输下vcs和verdi看有没有信息，有信息的话就说明已经安装。

终端输入vcs显示如下：

终端输入verdi，会直接打开Verdi的GUI界面

要想在Linux下使用VCS进行编译仿真并使用Verdi观察波形，需要有4个文件：

RTL设计文件，也就是利用Verilog设计的.v文件，或者利用Systemverilog设计的.sv文件； testbench文件，产生激励信号提供给设计模块，用来对设计模块的功能进行验证，也是.v文件； filelist.f文件，用来列写出testbench文件和RTL文件，这样比较方便，不用对所有的文件一个一个的在shell中敲出来，它可以自己根据列表文件自己去找； makefile文件，通过makefile脚本的编写，可以极大的节省效率，编译仿真VCS时可以不用一次又一次的敲命令，直接通过Linux内置的make命令来执行编译控制命令。

2.新建一个src、tb和sim的文件夹，并把脉冲计数器的.v文件和testbench的.v文件分别放在src和tb文件夹

mkdir pulse_counter cd pulse_counter mkdir src tb sim

3. 分别在对应文件夹建立.v文件

gvim /src/pulse_counter.v `timescale 1ns/1ps module pulse_counter( input i_clk, input i_rst_n, input i_pulse, input i_en, output reg[15:0] o_pulse_cnt ); reg[1:0] r_pulse; wire w_rise_edge; // //脉冲边沿检测逻辑 always @(posedge i_clk) if(!i_rst_n) r_pulse

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