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图1. 匹配传输线类型。

表1. 图1中的Rogers 4003C仿真结果

Rogers 4003C的相对磁导率(Ɛ r )，也称为介电常数(Dk)，为3.55。注意，在表1中，CB-CPW和微带线的Ɛ eff 较低，因为它们暴露在空气 之下，而空气的Ɛ r =1。

要在同一层或者用同一种类型的传输线来对那些要求延时匹配的信号进行走线并不是总能实现的。表2提供了在为不同走线选择传输线类型时需要考虑的一些通用因素。如果需要匹配不同传输线类型的τ pd ，最好使用电路板仿真工具而不是手动计算和经验法则。

表2. 广义传输线的考虑因素

传输线过孔

建议：如果信号路径有过孔，请记住在计算传播延迟时，要考虑两个目标信号层之间的过孔长度。

若只是粗略计算传播延迟，假设连接两个信号层的过孔长度在相位速度上与传输线相同。例如，连接62mil厚板的顶部和底部信号层的过孔将占额外的τ pd ~10ps。

相邻走线、差分信号和单端信号

建议：在走线之间保持最少一个线宽度，避免在Ɛ eff 出现显著变化。

经验法则：

100Ω差分信号（奇模式）比50Ω单端信号快。

密集的同相50Ω单端信号（偶模式）比单个50Ω单端信号慢。

密集相邻走线的信号方向会改变Ɛ eff ，并且因而会改变等长走线之间的延迟匹配。图2和表3中提供了两个边缘耦合微带线走线与单个微带线走线的仿真情况。该仿真估计，两个10厘米边缘耦合偶数模式走线的τ pd 比等长独立单个走线大16ps。

图2. 相邻走线与隔离走线

表3. 相邻走线与隔离走线

当尝试将单端τ pd 与差分τ pd 匹配时，重要的是仿真两条路径的相 位速度。在时钟应用中，当尝试发送与差分参考或时钟信号时间对齐的CMOS同步或SYSREF请求信号时，可能会出现这种情况。增加差分信号路径之间的间隔会在差分信号和单端信号之间产生更接近的相位速度匹配。然而，这是以差分信号的共模噪声抑制为代价的，后者的作用是使时钟抖动保持在最小限度。

同样重要的是，我们需要指出，密集的同相信号（偶数模式）会增大Ɛ eff ,从而导致τ pd 变长。当单端信号的多个副本密集走线时，结果就会发生这种情况。

延迟匹配与频率的关系

建议：为了最大限度地减少频率相关延迟匹配误差，请选择低Dk、低损耗因子(DF)的材料(Dk