立创EDA

我们要根据电路的重要性进行区分，比如电源电路，晶振电路，SWD,串口这些都是比较重要的电路，我们应该先考虑这些，信号线对应接起来就行。 在立创EDA中有很多种走线方式给我们选择

一般用默认的45进行走线，W进行布线，tab进行修改线宽，电源线应适当粗，能有多粗就多粗。可以不用直接拉过去，为了美观可以一段一段的接过去，能直的线决不弯，尽量直的去走线，能对称走线就对称走线，直接拉过去会很丑，甚至影响板子 这个晶振电路走的就是内差分的方法。 再看一个 这种走线是不可取的，机械强度不够，容易断掉，改成下面这种就可以了。 使用滤波电容走线的时候，不能让电源不经过电容就引入芯片在引入滤波电容，这样就没有作用了。电流的方向一定要从芯片的外部流入内部。 在走串口线的时候，采用等长的方法进行走线，立创EDA提供了差分线以及等长线的绘制 在走电源线的时候，顶层走不过去了，我们用了底层走，但是是从顶层引出来的，不能直接接到焊盘上。，可以接到过孔上。 这种是不允许的，也不允许在这个焊盘上面放置过孔 可以在电源上面放置过孔 然后选择顶层进行连接

设置布线约束条件 为了减少层间信号的电磁干扰，相邻布线层的信号线走向应取垂直方向。比如电量变化比较小的电容信号，晶振电路，射频电路等等。 线宽和线间距的设置： 单板的密度。板的密度越高，倾向于使用更细的线宽和更窄的间隙。细和窄的程度需要考虑到板厂的现有工艺能否达到，最好提前和板厂沟通一下，另外也要考虑到板子的良率问题。 信号的电流强度。当信号的平均电流较大时，应考虑布线宽度所能承载的电流。非常保守的来说35um铜厚，1mm线宽一般对应1A左右电流，（本人实实测35um铜厚，线宽2.5mm带过850W的负载，持续5小时左右，没有出现发热或者其他现象，但不建议如此操作），如果是走线很长需要进行适当降额处理，若是受制于空间及爬电距离等等，可以将走线进行阻焊开窗，加锡处理，增加截面的厚度，以增大载流量。 电路工作电压：线间距的设置应考虑其介电强度。220V电路设计需要考虑爬电距离以及电气间隙还有安规要求，一般要求220V间距大于2.5mm。 可靠性要求。可靠性要求高时，倾向于使用较宽的布线和较大的间距。 PCB 加工技术限制：国内/国际先进水平： 推荐使用最小线宽/间距： 6mil/6mil 4mil/4mil 极限最小线宽/间距： 4mil/6mil 2mil/2mil。设计最小线间距及线宽时，包括选用最小过孔时，最好提前咨询板厂看其工艺能否达到要求。 孔的设置 过线孔 制成板的最小孔径定义取决于板厚度， 板厚孔径比应 小于 5:8。 孔径优选系列如下： 孔 径： 24mil | 20mil | 16mil | 12mil | 8mil 焊 盘 直 径： 40mil | 35mil | 28mil | 25mil | 20mil 内层热焊盘尺寸： 50mil | 45mil | 40mil | 35mil | 30mil 板厚度与最小孔径的关系： 板 厚： 3.0mm | 2.5mm | 2.0mm | 1.6mm | 1.0mm 最小孔径： 24mil | 20mil | 16mil | 12mil | 8mil 盲孔和埋孔：盲孔是连接表层和内层而不贯通整板的导通孔，埋 孔是连接内层之间而在成。（一般不建议使用） 测试孔：指用于 ICT 测试目的的过孔，可以兼做导通孔，原则上孔径不限，焊盘直径应不小于 25mil，测试孔之间中心距不小于 50mil。不推荐用元件焊接孔作为测试孔。 TP测试点：一般调试时候使用，用于飞线或者万用表示波器表笔点触测试。测试点可自己根据板子区域大小设置一个合适直径的焊盘，注意不需要设置pastemask层。 特殊布线区间的设定： 特殊布线区间是指单板上某些特殊区域需要用到不同于一般设置的布线参数，如某些高密度器件需要用到较细的线宽、较小的间距和较小的过孔等，或某些网络的布线参数的调整等，需要在布线前加以确认和设置。像这种需要重点“照顾”的部分，最好提前做一个笔记记录下来，然后操作中按照笔记列出的内容进行操作，布线完成后也可以按照笔记记录进行check review,这种特殊“照顾”的部分一般很容易忘记或者遗漏，毕竟好记性不如烂笔头嘛。 定义和分割平面层 平面层一般用于电路的电源和地层（参考层），由于电路中 可能用到不同的电源和地层，需要对电源层和地层进行分 隔，其分隔宽度要考虑不同电源之间的电位差，电位差大于 12V 时，分隔宽度为 50mil，反之，可选 20–25mil 。 平面分隔要考虑高速信号回流路径的完整性。 当由于高速信号的回流路径遭到破坏时，应当在其他布线层 给予补尝。例如可用接地的铜箔将该信号网络包围，以提供 信号的地回路。 布线 布线优先次序 关键信号线优先：电源、摸拟小信号、高速信号、时钟 信号和同步信号等关键信号优先布线。采用地平面覆铜时， 被覆铜的网络建议不用布线。优先走模拟小信号、高速信号、高频信号、时钟信号；其次再走数字信号； 密度优先原则：从单板上连接关系最复杂的器件着手布线。从单板上连线最密集的区域开始布线。 尽量为时钟信号、高频信号、敏感信号等关键信号提供专门 的布线层，并保证其最小的回路面积。必要时应采取手工优先布线、屏蔽和加大安全间距等方法保证信号质量。 地线回路环路保持最小，即信号线与其回路构成的环面积要尽可能小，环面积越小，对外的辐射越少，接收外界的干扰也越小。 对于top层和bottom层敷地的时候，需要仔细查看，有些信号地是否被信号线分割，造成地回路过远，此时应该在分割处打过孔，保证其地回路尽可能小；

晶振部分底部禁止走线；且应远离板上的电源部分，以防止电源和时钟相互干扰； 尽量采用手工布线；重要信号（时钟、复位等信号）建议不要有过孔。 特殊电路走线：比如电容触摸按键等走线最好按照相关芯片的推荐来走线，其中包括线宽，线长度，线地距离，不得交叉走线，触摸盘大小等等。还有比如一些射频电路，如果自己不是特别精通射频，最好老老实实的照抄参考设计，该做阻抗匹配的做阻抗匹配，该净空的净空，人家怎么说咱就怎么做。然后拿到板子做好demo后再进行一些天线电路匹配，拿到改好的参数更新到原理图，量产基本就按照这个参数来了。功能基本没问题，射频性能达到80%~90%甚至更好，当然不在话下。能力经验不够的情况下，千万不要随心所欲的搞这些特殊走线，否则你会怀疑人生。

地线回路规则 环路最小规则，即信号线与其回路构成的环面积要尽可能小，环面积越小，对外的辐射越少，接收外界的干扰也越小。 针对这一规则，在地平面分割时， 要考虑到地平面与重要信号走 线的分布，防止由于地平面开槽等带来的问题；在双层板设计中，在 为电源留下足够空间的情况下，应该将留下的部分用参考地填充，且 增加一些必要的孔，将双面地信号有效连接起来，对一些关键信号尽 量采用地线隔离，对一些频率较高的设计，需特别考虑其地平面信号 回路问题，建议采用多层板为宜。

串扰控制 串扰（ CrossTalk)是指 PCB 上不同网络之间因较长的平行布线引起的相互干扰，主要是由于平行线间的分布电容和分布电感的作用。 克服串扰的主要措施是：加大平行布线的间距，遵循 3W 规则。

在平行线间插入接地的隔离线。比如有些电容按键的走线处理。 减小布线层与地平面的距离。当然不能太近，板厂的工艺能够达到。 屏蔽保护 对应地线回路规则，实际上也是为了尽量减小信号的回路面积， 多见于一些比较重要的信号，如时钟信号，同步信号。 对一些特别重要，频率特别高的信号，应该考虑采用铜轴电缆屏蔽结构设计，即将所布的线上下左右用地线隔离，而且还要考虑好如何有效的让屏蔽地与实际地平面有效结合。对于一些高速电路，射频芯片部分采用屏蔽罩也是一种方式。 走线的方向控制规则 相邻层的走线方向成正交结构。避免将不同的信号线在相邻层走成同一方向，以减少不必要的层间窜扰；当由于板结构限制（如某些背板）难以避免出现该情况，特别是信号速率较高时，应考虑用地平面隔离各布线层，用地信号线隔离各信号线。有些高速电路比如USB数据线，也可以采用差分线来处理，信号的振幅相等，相位相反，抗干扰，抑制EMI，时序定位准确。 走线的开环检查规则 一般不允许出现一端浮空的布线（ Dangling Line),主要是为了避免产生"天线效应"，减少不必要的干扰辐射和接受，否则可能带来不可预知的结果。 阻抗匹配检查规则 同一网络的布线宽度应保持一致， 线宽的变化会造成线路特性阻抗的不均匀，当传输的速度较高时会产生反射，在设计中应该尽量避免这种情况。 在某些条件下，如接插件引出线， BGA 封装的引出线类似的结构 时，可能无法避免线宽的变化，应该尽量减少中间不一致部分的有效长度。 走线终结网络规则 在高速数字电路中，当 PCB 布线的延迟时间大于信号上升时间 （或 下降时间）的 1/4 时，该布线即可以看成传输线，为了保证信号的输 入和输出阻抗与传输线的阻抗正确匹配，可以采用多种形式的匹配方 法，所选择的匹配方法与网络的连接方式和布线的拓朴结构有关。 对于点对点（一个输出对应一个输入）连接，可以选择始端串联匹配或终端并联匹配。前者结构简单，成本低，但延迟较大。后者匹配效果好，但结构复杂，成本较高。 对于点对多点（一个输出对应多个输出）连接，当网络的拓 朴结构为菊花链时，应选择终端并联匹配。当网络为星型结构时，可以参考点对点结构。 星形和菊花链为两种基本的拓扑结构, 其他结构可看成基本结构的变形, 可采取一些灵活措施进行匹配。在实际操作中 要兼顾成本、功耗和性能等因素，一般不追求完全匹配，只要将失配引起的反射等干扰限制在可接受的范围即可。 走线闭环检查规则 防止信号线在不同层间形成自环。 在多层板设计中容易发生此类 问题，自环将引起辐射干扰。一些比较重要的信号线可以将其它层关闭，高亮此NET来进行查看是否形成闭环。 走线的分枝长度控制规则 尽量控制分枝的长度，一般的要求是 Tdelay