【IC设计】草履虫都能看懂的AXI入门博客（大量图文来袭，手把手教学，波形仿真）

AXI：Advanced eXtensible Interface 高级可扩展接口 AXI是AMBA总线协议的一种，AMBA是ARM公司1996年首次推出的微控制器总线协议。

通常所说的AXI指AXI4，有三类接口：

从Spartan-6和Virtex-6器件开始，Xilinx的IP开始采用AXI接口。后续的UltraScale架构、Zynq-7000系列全部使用AXI总线。 AXI总线在Xilinx产品中被广泛采用，主要是高效、灵活、便捷。

高效： 通过对AXI接口进行标准化，开发人员只需学习用于IP的单一协议。

灵活： AXI4适用于内存映射接口，仅一个地址阶段就允许高达256个数据传输周期的高吞吐量爆发。 AXI4-Lite是一个轻量级的传输接口，逻辑占用很小，在设计和使用上都是一个简单的接口。 AXI4-Stream完全取消了对地址阶段的要求，并允许无限的数据突发大小。

便携： 使用AXI协议，不仅可以访问Vivado IP目录，还可以访问ARM合作伙伴的全球社区。许多IP提供商支持AXI协议。 一个强大的第三方AXI工具供应商集合，提供许多验证、系统开发和性能表征工具。

AXI4和AXI4-Lite接口都有5个不同的通道组成，每个通道有若干个接口信号。

为了理解AXI的读写时序，首先需要理解基于valid-ready的握手机制，然后理解AXI的读/写流程，接着理解给出AXI所有接口信号的含义， 最后理解AXI读写的时序图，并以一个简单的AXI接口的block design为例进行仿真，查看波形图。

AXI 基于valid-ready的握手机制： 发送方（主）通过置高 vaild 信号表示地址/数据/控制信息已准备好，并保持在消息总线上； 接收方（从）通过置高 ready 信号表示接收方已做好接收的准备。在 ACLK 上升沿，若 vaild、ready 同时为高，则进行数据传输。

注意①： valid和ready不能相互依赖，避免产生相互等待的死锁， 通常建议ready和valid完全独立，这样主从双方都有终止通信的能力。 若想要从机接收全部的来自主机的数据，可设 ready = H 。

注意②： 根据 valid、ready 到达时间，可以分为 3 种情况，如右图。 应当注意到，在 valid 置高的同时，发送方就应该给出有效数据，并将有效数据保持在总线，而在之后的 ACLK 上升沿，若 valid、ready 均有效，则应更新有效数据。

关键时序图形的约定

写流程如图，涉及到写地址通道 AWC、写数据通道 DWC、写回复通道 RC 三个通道。

**读流程如图，**涉及读地址通道 ARC、读数据通道 DRC 两个通道。 4. 首先， master 在 读地址通道 上给出读地址和控制消息， 5. 然后，slave 将在 读数据通道 上给出数据。 值得注意的是，读数据通道 集成了读回复功能，且是从 slave 发送给 master 的，在 slave 完成数据传输后，会在读数据通道 上给出回复消息，标志一次读取结束。

此外，AXI 可以连接成多对多的拓扑，这可以借助 AXI Interconnect IP 来实现。

为了阅读时序图，需要先了解AXI五个通道具体有哪些接口信号。 包括：

ACLK 所有信号必须在时钟的上升沿采样。

ARESETn AXI使用低有效的复位信号ARESETn，复位信号可以异步使能。 在复位过程中，适用于以下接口要求： ①主接口必须驱动ARVALID，AWVALID和WVALID为低 ②从接口必须驱动RVALID和BVALID为低 ③其他信号可以被驱动为任意值。 ④去使能后，主接口的Valid变高至少要等ARESETn为high的上升沿边缘。

首先我们先读一下时序图的图例，了解各个图形的含义。

如图所示，AXI4协议主从设备间的写操作使用写地址、写数据和写响应通道。只需要一个地址就可以执行最大为256的突发长度的写操作。

第一步，写地址： 写操作开始时，主机发送地址和控制信息到写地址通道中。 当地址通道上AWVALID 和 AWREADY 同时为高时，地址 A 被有效的传给设备，然后主机发送写数据到写数据通道中。

第二步，写数据： 当 WREADY 和 WVALID 同时为高的时候表明一个有效的写数据。当主机发送最后一个数据时，WLAST 信号变为高电平。

第三步，写响应： 当设备接收完所有数据之后，设备会向主机发送一个写响应BRESP来表明写事务完成，当BVALID 和 BREADY 同时为高的时候表明是有效的响应。

如图所示，AXI4协议主从设备间的读操作使用独立的读地址和读数据通道，只需要一个地址就可以执行最大为256的突发长度的读操作。

第一步 读地址： 主机发送地址和控制信息到读地址通道中，当地址通道上 ARVALID 和 ARREADY 同时为高时，地址 ARADDR被有效的传给设备，之后设备输出的数据将出现在读数据通道上。

第二步 读数据： 当 RREADY 和 RVALID 同时为高的时候表明有效的数据传输，从图中可以看到传输了 4 个数据。为了表明一次突发式读写的完成，设备 用 RLAST 信号变高电平来表示最后一个被传输的数据，D(A3)是本次突发读的最后一个读数据。

**注意：**在数据读取时，读取的数据从图中可以看到不是连续读取，说明slave是空闲时才传递

下面将通过Block Design的方式封装一个含有AXI主从接口的IP，然后利用这个自定义IP进行Block Design，创建一个简单的AXI收发实例，最后进行仿真，查看波形图，通过实践验证前面学习的AXI时序。

首先自己新建一个工程，下面跟着步骤来： 第一步：点击Tools->Create and Package New IP ，创建自定义IP

第二步：直接点下一步 第三步：选中【Create AXI4 Peripheral】，点下一步 **第四步：**修改IP名称和IP的存储位置。 **注意：**这里存储位置需要记下来，一会导入IP时会用到。这里我放在一个新的文件夹my_ip_repo **第五步：**将现有的一个AXI接口类型修改为full类型，接口模式修改为Master **第六步：**添加一个新的AXI接口，接口类型修改为full类型，接口模式修改为Slave

第七步： 选择添加到IP仓库，完成创建。

下面创建block design，导入两个刚刚创建的自定义IP，将两个ip的clock和resetn都连到一起，触发信号init_axi_txn连到一起，一个IP的master和另一个IP的slave连到一起，实现互相收发的功能。见下图：

需要粘贴的代码如下：