基于VHDL语言的状态机设计

2024-07-14 08:15| 来源: 网络整理| 查看: 265

基于VHDL语言的状态机（FSM）设计状态机(Finite State Machine,FSM)

状态机的组成:如图所示 $[外链图片转存失败,源站可能有防盗链机制,建议将图片保存下来直接上传(img-ur7YnvA2-1589528869675)(G:\研究生\FPGA课程\笔记文档\rec\091852508161862.jpg)]$ 状态机的种类：

Mealy型：当前状态、当前输入相关Moore型：仅当前状态相关VHDL代码结构：时序逻辑部分：process内部组合逻辑部分：在使用FSM方式设计VHDL代码时，通常会在结构体的开始部分插入一个用户自定义的枚举数据类型，其中包含所有可能出现的电路状态。设计风格1

一种结构清晰、易于实现的FSM设计风格：

FSM中的时序逻辑部分和组合逻辑部分分别独立设计；定义一个枚举数据类型，内部包含所有FSM需要的状态；

FSM中时序逻辑部分的设计特点：

确定的输入/输出端口典型的模板可供使用标准的设计寄存器数目少：默认的编码方式下，log2n，N表示状态数，表现为位宽 ------------lower section--------------- process (clock, reset) begin if (reset = '1‘) then pr_state

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