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本文为 FPGA 学习总结,欢迎分享交流。 vivado 软件的使用着实让人头疼,尤其对于小白来说更是一种折磨。本篇文章通过简单的 MUX 程序教你快速简单的掌握 vivado 基本开发流程。 运行环境 Windows 10Vivado 2018.3Modelsim 10.7 创建工程首先我们在主页面点击 Create Project 创建一个新的工程: 然后点击 Next,默认选择工程名称及路径(路径中最好不要有中文),再点击 Next。 然后选择 RTL 工程,勾选“不在此时创建源文件”,点击 Next: 在这里我们直接输入器件型号,然后点击我们需要的型号,点击 Next: 然后点击完成。工程的创建到此结束。 主界面主界面各部分用途见下图: 创建源文件首先点击作测的 Add Sources,再勾选“添加或创建设计文件”,点击 Next: 首先点击 Create File 创建文件,在弹出窗口中选择 Verilog 语言,给文件命名为 mux21a,点击 OK: 在第一行就可以看到刚才添加的文件,点击 Finish: 在这个窗口中需要定义模块的输入和输出管脚,我们选择不定义: 这样就创建好了设计源文件: 编程将下面的代码粘贴到 mux21a.v 文件中: module mux21a( input wire D0, input wire D1, input wire SEL, input wire LED ); assign LED = (~SEL & D0) | (SEL & D1); endmodule下面我们还需要创建一个设计源文件作为顶层模块,创建步骤与上面相同。 将下面的代码粘贴到 mux21topv.v: module mux21topv( input wire[2:0] sw, output wire led ); mux21a M1( .D0(sw[0]), .D1(sw[1]), .SEL(sw[2]), .LED(led) ); endmodule通过顶层模块调用 mux21a,可以让约束文件的信号和二选一多路选择器模块的信号相连接。 仿真完成源文件的创建后,我们就可以进行仿真了。仿真是指在综合编译之前对所设计的电路进行基本功能验证,验证设计是否满足需求。在这里我们还需要创建一个仿真文件,首先勾选“创建仿真源文件”,点击 Next: 后面操作与设计源文件相同,不再赘述。 将下面的代码粘贴到仿真文件中: module mux21_simulation(); reg D0,D1,SEL; wire LED; mux21a test( // 实例化二选一多路选择器模块 .D0(D0), .D1(D1), .SEL(SEL), .LED(LED) ); initial begin // 8种状态作为激励 #0 SEL = 0; // 000 D1 = 0; D0 = 0; #100 SEL = 0; // 001 D1 = 0; D0 = 1; #100 SEL = 0; // 010 D1 = 1; D0 = 0; #100 SEL = 0; // 011 D1 = 1; D0 = 1; #100 SEL = 1; // 100 D1 = 0; D0 = 0; #100 SEL = 1; // 101 D1 = 0; D0 = 1; #100 SEL = 1; // 110 D1 = 1; D0 = 0; #100 SEL = 1; // 111 D1 = 1; D0 = 1; #100 $finish; end endmoduleTestbench 的概念可参考文章 Vivado 仿真。 这时把仿真源文件设置为 top: 然后就可以进行仿真了!点击 Run Simulation 后,点击 Run Behavioral Simulation 进行仿真: 点击 Untitled 1 打开仿真波形窗口,点击 Zoom Fit 进行可视化,将 SEL 拖拽到第一个,展示出波形如图: 我们对波形进行分析:当 SEL=0 时,若 D0=1 时 LED 才输出高电平;当 SEL=1 时,D1=1 时 LED 才输出高电平。仿真结果表明,我们的设计是正确的。 然后我们就可以在 RTL Analysis 中查看原理图。点击 “Open Elaborated Design”,再点 OK: 双击 Schematic 打开原理图窗口,点击加号可以展开原理图: 原理图中门电路与硬件描述语言一致: assign LED = (~SEL & D0) | (SEL & D1); 综合综合的过程是由 FPGA 综合工具箱 HDL 原理图或其他形式源文件进行分析,进而推演出由 FPGA 芯片中底层基本单元表示的电路网表的过程。通俗的讲就是将自己的设计映射到 FPGA 中。 点击左侧的 Run Synthesis 进行综合,点击 OK: 得综合完成,查看综合后的原理图,点击 OK,下个弹窗点击 YES: 在左侧点击“Schematic”查看综合后的原理图: 综合后的原理图如下。中间是与器件相关的 LUT: 引脚约束在综合后我们就可以进行引脚约束了,即指定 FPGA 的引脚。 首先创建引脚约束文件,其添加方式与前面其他文件相同。勾选添加引脚约束文件: 将 Basy3 的引脚约束文件粘贴到 mux21_xdc.xdc 中(见 Basy3 开发板 的设计资源下的 Master XDC-zip): 这里面我们需要的引脚是在 Basy 上的三个开关和一个 LED。sw[0], sw[1], sw[2] 作为三个输入,解开对应注释: 一个引脚为 U16 的 LED 作为 MUX 的输出,解开对应注释: 此时,我们完成了约束文件的创建。我们可以运行实现,点击“Run Implementation”,再点 OK: 耐心等待实现成功后会有弹窗提示,点击 Cancel: 实现后仿真:FPGA 在门电路形成映射后,看电路的时序分析,是否有产生延时或毛刺,符合要求才能使用。 运行后仿真,点击 “Run Simulation”,点击“Run Post-Implementation Timing Simulation”: 得到后仿真波形图: 当 SEL=0,若 D0=1,则 LED 亮;当 SEL=1,若 D1=1,则 LED 亮。注意在 D0 为高电平时,LED 有时会延迟一会才会亮,此处不明显。这里的后仿真与前面的行为仿真不同。可能因为硬件原因而出现延迟。 比特流文件生成比特流文件后,就可下载到 FPGA 中,完成 FPGA 的配置。 点击左侧“Generate Bitstream”生成比特流文件: 成功后会有弹窗,打开硬件管理: 点击“Open target”,自动连接: 然后点击“Program”: 这样就可以将自己的比特流文件下载到 FPGA 中了,随后可以在 Basy3 开发板上验证设计是否正确。至此,Vivado 基本开发流程就结束啦, |
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