计算机组成原理 第3版 笔记

计算机系统由硬件和软件两大部分组成，计算机性能的好坏取决于软硬件功能的总和。

虚拟机器：并不是实际存在的机器

实际机器：也就是实际存在的机器

计算机体系结构：能够被程序员所看见的计算机系统的属性。站在不同层次上编程的程序员所看见的计算机的属性各不相同。计算机组成：指如何实现计算机体系结构所体现的属性。

数学家冯诺依曼体现出来了“存储程序”的概念，以此概念设计的各类计算机通称冯诺依曼机，有以下特点：

经典的冯诺依曼计算机以运算为中心

现代计算机以存储器为中心

计算器各部件功能：

计算机以上五个部件都在控制器的统一指挥下，有条不紊的工作。由于运算器和控制器在逻辑关系和电路结构上联系十分紧密，往往集成在同一芯片，合称中央处理器CPU。现代计算机可以认为由三部分组成：CPU、I/O设备及主存储器。其中CPU和主存可以合称主机，IO设备称为外部设备。结构如如下：

随着硬件技术发展，主存制成大规模集成电路芯片，MAR和MDR集成在CPU中

控制器：工作过程为 取指阶段、分析阶段、执行阶段，由以下部分组成

IO：包括IO设备和响应接口，IO设备通过IO接口和主机联系，接收CU控制命令，完成对应操作

全书章节关系，如下图：

计算机系统部件之间互连方式有两种：

总线是各部件共享的传输介质，在某一时刻只允许最多一个部件发送信息，而多个部件可以同时从总线接收信息现代计算机采用各类总线结构，如下：

按照连接部件不同，可分为三类

所有设备都挂在一组总线上，结构简单，易于扩充，但是所有传输都通过共享总线，极易形成计算机系统瓶颈，多被小型或微型计算机采用

总线上连接的各类设备按照由于对总线的控制功能，分为主设备（有控制权）、从设备（只能响应主设备发来的总线命令），当多个设备同时使用总线时，就由总线控制器的判优逻辑按照一定优先等级确定哪个主设备能能使用总线总线潘友控制分为，集中式（将控制逻辑集中到某一处）、分布式（控制逻辑分散在与总线相连的各个部件上）常见的集中控制优先仲裁方式有以下三种：

通常将完成一次总线操作的时间称为总线周期，可以分为以下四个阶段：

总线通信控制通常用以下四种方式：

同步通信优点规定明确、统一，模块之间配合简单一致，缺点是所有模块采用同一限时，必须按照最慢速度部件设计公共时钟。适用于总线长度较短，个部件存取时间比较一致的场合。

若从模块无法在T3提供数据，就给出等待信号，主模块在T3到来之时检测等待信号，若\overline{WAIT}为低电平就不立即在从数据线取数，在下一个时钟周期采取一样的行动

按照存储介质分类：

按照存取方式分类：

存储器由三个主要性能指标：速度、容量、位价

CPU和缓存、主存都能直接交换信息。缓存-主存层次解决CPU和主存速度不匹配的问题；主存-辅存层次解决存储系统容量问题

在主存-辅存这一层次的不断发展中，逐渐形成虚拟存储系统，程序员编程的地址范围虚拟存储器的地址空间相对应，物理地址是程序在执行过程中真正访问的地址，对于具有虚拟存储器的计算机而言，编程时可用的地址空间远大于主存地址

根据MAR的地址访问某个存储单元时，需要经过地址译码、驱动等电路，才能找到要访问的单元；读出时，需要进过读出放大器、才能将选中单元的存储字，送到MDR

驱动器、译码器和读写电路集中在存储芯片中，而MAR和MDR在CPU芯片中，两芯片通过总线连接，如下图：

地址线时单向输入的，数据线是双向的，控制线主要有读写控制线和片选线（半导体存储器由许多芯片组成，需要用片选线选择存储芯片）

半导体存储器中，一个字通常是以位组（bit group）的形式存储在多个芯片中。每个芯片负责存储位组中的一个或几个二进制位（bit），而多个芯片则协同工作，将这些位组合成一个完整的字。例如，在一个32位字的存储器中，可以使用4个8位芯片来存储每个字节。当计算机需要读取或写入一个字时，它会将存储地址解码为芯片地址和位组地址，然后使用读写控制信号将数据发送到正确的芯片和位组。最终，存储器会将多个位组合并成一个完整的字，然后将其返回给CPU或者写入存储器。

静态RAM（Static RAM，SRAM）SRAM基本单元电路：SRAM用寄存器存储信息，每一个基本单元电路有6个MOS管组成，如下图：

SRAM的读写操作：

SRAM举例分析：以Intel2114为例，下图为外部特性

从上图可以看出，该芯片为1K 4位芯片，而每个基本单元只能存储一位信息，为了一次存取4位信息，将存储矩阵的列分为4组，列选择线可以同时控制4组中的一列，如下图：

动态RAM（Dynamic RAM，DRAM）DRAM基本单元电路：DRAM基本单元有三管式和单管式两种，都是靠电容存储电荷来存储信息，电容上有足够电荷表示1，无电荷表示0三管式单元电路结构如下，读出的数据和原来存储的数据相反，但是在写入时写入信息与存放信息相同

单管式单元电路结构如下：

DRAM芯片举例分析：三管DRAM芯片Intel 1103

单管DRAM 4116（16K 1位），按理应该有14根地址线，但是为了减少芯片封装引脚数，只使用7根地址线，分两次将地址信息传送（先传送行地址到行地址缓存器，再送列地址到列地址缓存器）下图的芯片示意图中，有读放大器（跷跷板电路，两边电平相反），所以0到63行要写入的数据和实际存储信息相反，读取时读取出来信息和存储的信息相反（两次取反，导致原来存入什么后面就可以读出什么）

DRAM刷新：电容的电荷一般只能维持1~2ms，信息会自动消失，必须在2ms内对所有存储单元恢复一次原状态，也就是刷新；刷新只与行地址有关，即一行一行地刷新，DRAM的刷新有以下几种方式：

其中集中刷新时存储器不能进行读写操作，故称为“死区”

如果将刷新安排在指令编译阶段（此时存储器无读写），不会出现“死区”SRAM与DRAM对比

按照ROM的原始定义，ROM只能读不能写，但是随着用户的需求，出现了PROM、EPROM、EEPROM等可写的ROM掩膜ROM出厂时就设置好了存储器内存储的数据，行列相交处有MOS管存储“1”，没有MOS管存储“0”，用户无法改变原始状态

PROMPROM可以实现一次性编程，其基本单元中有一段熔丝，熔丝未断存储“1”，已断开存储“0”，由于断开的熔丝没办法再恢复，所以PROM只能一次编程

EPROMEPROM可擦除可编程，基本结构如下，当需要改变状态时，需要用紫外写照射，将信息全部擦写

Flash MemoryFlash Memory时在EPROM和EEPROM的工艺基础上产生的一种新型的、具有性能价格比更好、更可靠的可擦写非易失性存储器，具有整片擦写的特点，擦除重写速度快

存储器容量扩展对于位扩展，以两片1K 4位芯片组成 1K 8位为例，其中两个芯片的数据线分别接到数据总线的四条上面（不必按顺序，保证不重合即可），地址总线同时接到两片芯片的地址线上（不必按顺序接），片选线和读写控制线同时连接到两片芯片

对于字扩展，以两片1K8位组成 2K8位芯片为例，需要保证芯片不被同时选中，可以利用多出的一条地址线作为片选线

存储器和CPU的连接

对于存储器和CPU连接的设计问题，解决步骤为：（1）进行地址分配，划定芯片的地址范围 （2）选择合适芯片 （3）分配CPU地址线 （4）设计片选信号CPU片选信号很灵活，可以利用多余的地址线结合译码器构成片选信号，同时注意不要忽略\overline{MREQ}（访存控制信号，该信号低电平有效时，才会访问存储器），具体例子可参考书本

任何一种编码是否具有检测能力和纠错能力都与编码的最小距离有关，编码最小距离为某种编码的任意两组合法码字的最小差异位数，根据纠错理论有L-1=D+C\ \ \ ,D>=C其中L为最小距离，D为检测位数，C为纠正位数汉明码的工作原理已经在计算机网络的数据链路层的纠错编码提及，这里仅作补充，汉明码可以按照奇校验或者偶校验配置，偶检验就是让检测位和其被检测的位具有偶数个“1”，奇校验同理

由于CPU的工作速度的增长比存储器快很多，致使主存的存取速度称为计算机系统瓶颈，除了寻找高速元件和采用层次结构以外，调整主存的结构页可以提高访存速度单体多字系统在一个存取周期内，在同一个地址取出相邻几个存储单元的数据放入数据寄存器（也就是存储字长比CPU字长 长）；采用这种方法的前提是指令和数据是连续存放的，如果遇到转移指令或者操作数不能连续存放，该方法效果就不明显

多体并行系统采用多体模块组成的存储器，每个模块有独立的MAR、MDR、地址译码、驱动电路和读写电路，可以并行工作也可以交叉工作；多体并行分为以下两种类型高位交叉：地址的高位是存储体的序号，低位代表存储体体内的地址；指令和数据一般是顺序存储，对于这种情况，高位交叉方式会对其中一个存储体频繁访问，不利于并行工作，故这种方法多用于存储器容量的扩充

低位交叉：地址低位表示存储体体号，高位表示体内地址；将连续的指令、数据分到不同的存储体，便于存储体的并行工作；并行工作时，对于当个存储体而言，存取周期没有缩短，但是由于CPU可以交叉访问各体，将多个存储体的读写过程重叠，在一个存取周期内，完成多组数据传输，时序图如下：

假设每个存储体的存储字长和数据总线宽度一致，低位交叉模块数为n，存取周期为T，总线传输周期为\tau，则采用流水线方式时满足T=n\tau；故需要保证某体启动后，至少经过n\tau再启动

采用高性能芯片也是提高主存速度的措施，以下对几种高速芯片简单介绍：

利用程序访问的局部性原理（时间局部性和空间局部性），主存可以将近期用到的数据以及与用到的数据相邻的数据送到缓存上面，处理器可以直接从缓存读取信息Cache的工作原理把主存和Cache都分为若干块，并且使他们的块大小（即每个块含有多少个字）相等，当CPU要访问主存的某个字时，先查询Cache，若Cache有对应数据，就直接取，如果没有，就访问内存把对应的字所属的块存入Cache

效率评估假设在一个程序执行期间，访问Cache的次数为N_C，访问主存的次数为N_m，则命中率h=\frac{N_c}{N_c+N_m}，设访问一次Cache时间为t_c，访问一次主存时间为t_m，则访问效率\frac{t_c}{ht_c+\left( 1-h \right) t_m}Cache基本结构

Cache主要由以下模块构成：

Cache的写操作写入的操作比较复杂，需要保证对Cache写入的信息和主存中的信息同步，有以下两种策略：

Cache的改进

直接映射采用的是固定的映射关系，核心思想为：假设Cache中块的数量为C(2^c)，将主存分为每个含有C个字块的组，设iCache的块号，j为主存块号，则i=i\ mod\ C；本质上将主存上多个块映射到Cache某个固定的块

全相联映射灵活性极大的映射，核心思想是：主存中的一个块可以存储到Cache任意一个块上面；需要的标志位变多，而且需要把主存的标志和Cache中所有标志比较一遍

组相联映射结合了全相联和直接映射的特点，把Cache和主存都分为Q组，主存某一组中的块，只能映射到Cache对应的组里面的块；组相联映射，当只有一组时就是全相联映射，当C组时就是直接映射

组相联和全相联中，在需要写入输入且Cache已满时，需要考虑替换哪一个块，理想的算法是替换未来很少用到或者很久才用到的块，但很难实现，主要使用的算法有以下：

辅存的特点时不直接与CPU交换信息，辅存不是重点，不做记录详情参考课件

早期阶段

接口模块和DMA阶段IO设备通过接口模块和主机连接，接口中设备数据通路和控制通路，数据经过接口既起着缓冲作用，有可以完成串-并转换，主机和IO交换信息时CPU要执行中断程序

直接存储器存取DMA（Direct Memory Access）技术，IO设备与主存之间有一条直接的数据通路

具有通道结构阶段

通道时用来管理IO设备以及实现主存和IO设备之间交换信息的部件（具有特殊功能处理器，不完全独立，依据CPU的IO执行进行启动、停止或改变工作状态），有专门通道指令，独立执行通道指令编写的IO程序；工作时，CPU不直接参与管理，提高CPU利用率

具有IO处理机阶段IO处理机独立与主机工作，可以完成IO控制、码制转换、格式处理、数据检错纠错，和CPU工作并行性更高

IO系统由IO软件和IO硬件组成IO软件

IO硬件主要有IO接口、设备控制器和通道

IO设备编址方式

联络方式

当使用的是串行传送时，双方需要设定一组特殊标记

IO设备和主机的连接方式

程序查询方式由CPU不断通过程序查询IO设备是否做好准备，从而控制IO设备与主机交换信息；只要启动IO设备，CPU便处理踏步状态，IO准备就绪之后也只能一个字一个字的从IO设备取出，由CPU存入主存

程序中断方式中断方式是在查询方式的基础上做了改进：CPU发出读指令之后，就执行其他操作，直到IO设备准备就绪向CPU发出中断请求，CPU中断当前程序，执行IO操作，省去了踏步的无效状态在程序中断和操作过程中，需要保存、恢复原程序状态，需要占用CPU内部寄存器，同样是对CPU资源的消耗，该方式最终还是需要通过CPU才能实现IO设备和主存的信息交流

DMA方式主存和IO设备之间存在数据通路，当DMA和CPU同时访问主存时，CPU将总线占用权让给DMA（窃取或者挪用），窃取的时间为一个存储周期，而且在该周期内，CPU能继续执行内部操作

IO设备大致可以分为三类：

键盘判断哪个按键被按下，将按键信息转为ASCII码工作原理：计数器输出信号控制两个译码器，译码之后就是按键的行列选择信号，通过这种方式循环扫描每个按键，当扫描到的按键被按下，发出脉冲信号，计数器停止计数，计数器的值对应着一按键

鼠标根据定位的原理，分为机械式和光电式，机械式包含金属球和电位器，光电式包含光电转换器

触摸屏主要分为电阻式、电容式、表面超声波式、扫描红外线式和压感式各种方式各有各的特点，需要根据需要选择

显示器

打印机

接口是两个系统或两个部件之间的交接部分，IO接口是主机和IO设备之间设置的一个硬件电路以及相应的软件控制

接口（Interface）不同于端口（port），端口是指接口电路中一些寄存器，用来存放数据信息、控制信息和状态信息，若干的端口加上相应的控制逻辑才能组成接口

总线连接方式的IO接口电路

接口的功能和组成

按数据传送方式分类：

按功能选择灵活性分类：

按通用性分类：

按数据传送控制方式分类：

当有多个IO设备需要查询时，CPU需要按照IO设备优先级进行逐级查询

完成查询通常需要执行以下指令

单个IO设备程序查询的具体流程如下：

以IO输入为例，电路基本组成如下：

计算机在执行程序的过程中，当出现异常情况或特殊请求时，计算机停止现行程序的执行，处理异常情况或特殊请求，处理结束后返回现行程序简短处，继续执行中断是现代计算机能有效合理发挥效能和提高效率的一个重要功能

以下以打印机为例，显示IO程序中断的过程

计算机系统引入中断并不仅仅是为了适应I/O工作速度慢的问题，中断还用于处理突发事件的产生（产生异常）、实现实时控制（控制权从用户程序返回操作系统？）

为了处理I/O中断，在I/O接口电路必须配置相关硬件线路：中断请求触发器和中断屏蔽触发器当中断请求触发器INTR为1时（接口的完成触发器D状态为1），表示该设备发出中断请求当有多个中断源时，CPU对各种中断源进行排队，优先处理优先级最高的请求，不允许其他中断源中断正在执行的中断服务程序，需要设置屏蔽触发器MASK，MASK为1时，INTR被屏蔽

排队器给不同IO请求不同优先级，对于速度越高的IO设备优先级越高（若CPU不及时响应高速IO的请求，其信息可能会丢失）设备优先级的处理，可以采用软件方法或硬件方法，硬件方法的实现方法：可以在CPU内部对中断源设置一个统一的排队器，也可以在接口电路内分别设置各个设备的排队器，如下为链式排队器：

中断向量地址形成部件不同的设备有不同的中断服务程序，每个服务程序有一个入口，入口地址的寻找这里介绍硬件向量法由设备编码器生成向量地址，找到中断向量（其中保存程序入口地址），从而找到中断服务程序

中断向量地址形成部件相当于一个设备编码器，一个例子如下

电路结构简化图如下

CPU响应中断的条件和时间CPU能够响应中断的条件是，其中的 允许中断触发器EINT 的值为1，该触发器可用开中断指令置位（开中断），用关中断指令或硬件自动复位（关中断）

中断服务的流程

从宏观上看，程序中断方式克服了程序查询方式的CPU原地踏步的现象，实现了CPU与I/O的并行工作从微观操作分析，CPU在处理中断服务程序时需要停止原程序的执行，尤其是高速I/O或辅存设备频繁、成批的与主存交换信息时，不断打断CPU主程序的执行

DMA方式与程序中断的数据通路程序询问和程序中断方式都需要使用CPU中的寄存器进行进行数据传送，DMA方式在DMA接口和主存之间有数据通路，不需要通过CPU，工作速度高，适用于高速I/O或辅存与主存之间的信息交换

DMA与主存交换数据的方式

既实现了IO传输，有很好发挥了主存和CPU效率，该方法被广泛采用

DMA接口的功能

DMA接口的基本组成

DMA数据传送过程：分为三个阶段

以上工作为CPU完成，之后CPU继续执行其他工作

DMA接口与系统的连接方式

以上两种方式的优缺点和总线判优控制的两种方式类似

DMA与程序中断方式相比，具有以下特点：

选择型DMA接口在物理上连接多个设备，在逻辑上只允许连接一个设备；在某一段时间内，DMA接口只能为一个设备服务（共用一组寄存器），适用于数据传输率很高的设备

多路型DMA接口在物理上连接多个设备，在逻辑上允许连接多个设备；每个设备设置流一套寄存器，分别存放各自传送参数，适用于同时为多个数据传输率不十分高的设备服务

每一位都可以用来存放数值，浮点数没有无符号数的分类

机器数与真值对于有符号数来说，机器无法识别正负符号，需要把正负符号进行机器表示，把符号“数字化”的真值成为机器数

原码表示法最高位是符号位，0表示正号，1表示符号原码表示简单，易于和真值进行转换，但是在进行加减运算时较为麻烦（例如，在操作数符号不同的加法运算时，要先判断两个数绝对值大小，然后用大的绝对值减去小的绝对值）

补码表示法原理类似时钟，指针要转到一个数上面，可以顺时针也可以逆时针拨，补码定义如下：\left[ x \right] _补=\left\{ \begin{array}{l} 0\ x\,\,\text{，}0\le x\left[ x \right] _补=\left\{ \begin{array}{l} x\,\,\text{，}0\le x2023-03-28_110440.png

小数点位置按照约定的位置给出，有以下两种格式

通常浮点数被表示成N=S\times r^j其中为S尾数（可正可负），为j阶数（可正可负），r为基数，在计算机中基数可去2,4,8或16

浮点数的表现形式

阶符和阶码的位数m反映浮点数的表示范围以及小数点的实际位置，尾数的位数n表示浮点数的精度

浮点数的表示范围以非格式化数为例，当阶数的数值为取m位，尾数的数值位取n位，其表示范围如下：

当浮点数阶码大于最大阶码时上溢，机器停止运算，进行中断溢出处理，当阶码小于最小阶码时下溢，通常将尾数各位置零，按机器零处理，不会停止运行

浮点数格式化

r越大，浮点数可表示的范围越大，能表示的数的个数越多；但是浮点数的精度越低

机器零当尾数为0时，不论阶数为何值，通通按照机器零处理；当阶码小于或等于所能表示的最小数时，不论尾数为何值，也按照机器零处理

现代计算机中，浮点数一般采用IEEE指定的国际标准，格式如下

当计算机没有乘除法运算电路时，可以采用移位和加法相结合实现乘除运算

算术移位规则对于算术移位，符号位不参与移位，且是正数是原码、反码、补码数值位与真值相同，左右移动都填“0”；对于负数补码，由于补码转原码“取反加一”的性质，左移添“0”，右移添“1”

当有有效数字丢失时

实现算术移位的硬件

负数且进行右移时，可以利用符号为进行添1操作

算术移位与逻辑移位算术移位是有符号数的移位， 逻辑移位是无符号数的移位；两者移位的规则是不一样的，对于逻辑移位，左右移位都是补0，而对于算术移位，补0还是补1，取决于操作数的类型（是原码还是补码），以及是左移还是右移为了避免算术左移是高位数丢失，可以使用带进位的移位，将最高位数字移动到进位中

由于减法运算可以看作是一个被减数加上减数的负值，现代计算机都采用补码加法作减法运算补码加法基本公式整数：\left[ A+B \right] _补\left( mod\ 2^{n+1} \right) =\left[ A \right] _补+\left[ B \right] _补小数：\left[ A+B \right] _补\left( mod\,\,2 \right) =\left[ A \right] _补+\left[ B \right] _补原理的证明：以整数为例，由于高位会被丢弃，即mod\ 2^{n+1}，每个操作数都可以看作是x+2^{n+1}，此时用各自补码相加，然后丢弃进位即可

溢出的判断只用一位符号位判断——如果两个操作数符号不同，则必然不会溢出，如果符号位相同，结果的符号为和操作数符号位不同的话，就必然溢出；因此通常采用符号位产生的进位和最高有效位产生的进位进行异或运算，结果为1则溢出

用两个符号为进行判断——适用于符号位有两位的变形补码，其定义如下：\left[ X \right] _补=\left\{ \begin{array}{l} x\,\,\,\,\,\,,1>x\ge 0\\ 4+x\,\,\,\,,0>x\ge -1\\\end{array} \right.变形补码溢出判断原则是——2个符号位不同时就溢出；无论是否溢出，最高移位符号为才是代表真正符号位当采用双符号位方案时，由于一个正确的数，其两个符号位总是相同的，所以寄存器和主存中的操作数只需保存移位符号数即可，在相加时，将保存的一位符号位同时送到加法器的两位符号位输入端

补码加减法硬件配置

笔算乘法以下是笔算乘法的一个例子

笔算乘法可以归纳出以下结论：

原码一位乘法原码和真值很相近，乘积的符号可以通过符号位异或运算获得，数值位进行相乘的过程和改进后的笔算乘法过程一样，故原码一位乘法规则如下：

原码一位乘法需要注意：

原码一位乘法硬件配置：

控制流程如下：

原码两位乘法为了提高运算速度，采用原码两位乘法，原码两位乘法用两位乘数位来决定新的部分积，如下：

2倍的被乘数，相当于被乘数左移1位，3倍被乘数相当于4倍被乘数（左移两位）减去一个被乘数；可以将被乘数左移两位的操作较为下一个乘数的两位去完成，当前只需要进去一个被乘数即可，此时需要一个存储器C_j进行标记由于需要进行-x^*的操作，一般用+[x^*]_{补}完成，所以两个操作数是绝对值的补码，移位运算是算术移位在乘法过程中，需要2倍的被乘数，为了避免高位丢失，部分积需要3个符号位（也就是需要额外2位放置溢出），其中最高位才是真正的符号位为了统一操作，需要在乘数高位增添“0”，乘数位数为奇数时增添一个0，为偶数时增添两个0

补码乘法进行补码乘法时，需要对乘数y的符号进行讨论：1）被乘数x符号任意，乘数y符号为正以整数为例\left[ x \right] _补=2^{n+1}+x\left[ y \right] _补=y\left[ x \right] _补*\left[ y \right] _补=\left[ x \right] _补*y=\left( 2^{n+1}+x \right) *y=2^{n+1}*y+x*y=\left( 2^{n+1}+x*y \right) \ mod\ 2^{n+1}=\left[ x*y \right] _补即乘数为正数时，无论被乘数符号如何都可以使用原码乘法运算规则

2）被乘数x符号任意，乘数y符号为负以整数为例\left[ x \right] _补=x_0x_1...x_n\left[ y \right] _补=1y_1...y_n=y+2^{n+1}y=\left[ y \right] _补-2^{n+1}=1y_1...y_n-2^{n+1}=0y_1...y_n-2^nx*y=x*\left( 0y_1...y_n \right) -x*2^n\left[ x*y \right] _补=\left[ x*\left( 0y_1...y_n \right) \right] _补+\left[ -x*2^n \right] _补可以看出，可以乘数为负数的乘法看成是乘数为正数（乘数去掉符号位）的乘法，同时最后得到的结果加上[-x]_补进行校正，故称为校正法

3）Booth算法该算法由校正法得出，也称为比较法，可以用一个统一的公式表示\left[ x*y \right] _补=\left[ x \right] _补\left( 0\ y_1\ y_2\ ...\ y_n \right) -\left[ x \right] _补*y_0

可将以上算式改写

其中y_{n+1}=0

补码比较法的硬件配置：

补码比较法的控制流程：

补码两位乘法补码两位乘法是将判断y_{n-1}y_n和y_ny_{n-1}，也就是将下次和本次的部分积加减情况合并，需要注意的是下一个的加减情况要乘以2

笔算除法将笔算除法直接用计算机实现的问题有以下：

原码除法符号位单独处理，商符号由两个操作数符号异或得出，商值由两操作数绝对值相除得到对于定点除法，必须满足00，上商1，做2R_i-y^*运算R_i2023-04-04_100224.png

补码除法一般采用加减交替法，在此只讨论这种方法由于补码除法是符号位和数值位一起参与运算的，所以相较于原码除法需要额外解决几个问题：（1）如何确定商值（2）如何形成商符（3）如何获得新的余数

由于补码除法的操作数为补码，补码符号位是任意的，不能单纯用补码的差来判断大小，应该用绝对值大小进行比较，分以下两种情况：

由余数和除数大小、被除数和除数是否同号共同决定：

可以根据以上两种结论总结得到以下结果：

和原码加减交替法类似

如果对商的精度没有特殊要求，可采用末尾恒置一的方法，也就是最后一次上商恒上商1

补码除法控制流程如下

对阶使得两操作数的小数点对齐，遵循的原则是——小阶向大阶对其，即阶小的数尾数右移，阶数增加尾数右移时，可能会使得低位有效数字丢失，影响精度——但是如果采取大阶向小阶对齐，尾数左移，可能会发生更严重的尾数高位丢失，运算出错

尾数求和用补码进行相应的加法运算

规格化当基数r=2时，尾数S规格化形式

尾数乘法运算

尾数相乘会得到双倍字长的结果，若只取一倍字长，需要将低位丢弃，采取的策略有以下：

以下为ALU框图，A和B为两个操作数，K指定运算类型，F为输出

74LS181为四位ALU，其引脚图和功能表参考教材

并行加法器串行加法器是由当个全加器组成的加法器，数据逐位串行送入加法器进行运算（也就是用一个全加器一位一位的进行运算）并行加法器由多个全加器组成，其全加器个数的多少取决于机器的字长，由于并行加法器可同时对数据的各位相加，各位是否能同时产生结果取决去采用的进位链

串行进位链全加的逻辑表达式如下：S_i=A_i\oplus B_i\oplus C_{i-1}Ci=A_iB_i+\left( A_i+B_i \right) C_{i-1}进位Ci由两部分组成：本地进位d_i=A_iB_i，传递进位\left( A_i+B_i \right) C_{i-1}，成t_i= A_i+B_i为传递条件，则有Ci=d_i+t_iC_{i-1}

以四位加法器为例，采用串行进位链的电路如下

设与非门的级延迟时间为t_y，n为加法器最长进位时间为2n\ t_y

并行进位链并行进位链是指并行加法器中进位信号是同时产生的，也成为先行进位、跳跃进位，有两种实现方式

将n为全加器分为若干小组，小组内的建委同时产生，小组之间采用串行进位，以四位并行加法器为例

小组内的每个进位的产生只与输入小组的最低位进位有关，采取以下电路实现并行进位

假设与或非门即延迟时间为1.5t_y，小组内只需要2.5t_y就能产生全部进位

基本思路是——将全加器分为若干大组，大组中有分为若干小组，小组内部以及小组之间并行产生进位，大组之间串行传递进位对于一个大组中的每个小组，其最高位进位的逻辑表达式如下：

发现小组之间可以采用类似小组内部多个全加器 采用的并行进位策略，进位电路如下

D和T的产生，由于小组内部的同步进位电路得出：

现对一个n=32的双重进位进行分析：

可以发现经过10t_y就能产生所有进位信号（是从产生d和t信号之后开始计算）