FPGA基础之HLS

HLS是什么？

HLS(High-Level Synthesis)高层综合，就是将 C/C++的功能用 RTL 来实现，将 FPGA 的组件在一个软件环境中来开发，这个模块的功能验证在软件环境中来实现，无缝的将硬件仿真环境集合在一起，使用软件为中心的工具、报告以及优化设计，很容易的在 FPGA 传统的设计工具中生成 IP。 传统的 FPGA 开发，首先写 HDL 代码，然后做行为仿真，最后做综合、时序分析等，最后生成可执行文件下载到 FPGA 使用，开发周期比较漫长。 使用 HLS，用高级语言开发可以提高效率。 因为在软件中调试比硬件快很多，在软件中可以很容易的实现指定的功能，而且做 RTL仿真比软件需要的时间多上千倍。 HLS使用模式

借助 HLS 编译器，将高级语言开发的模块生成一个 IP，使用 FPGA 的工具可以合并到一个传统的 FPGA 设计里。

Intel 的 HLS，需要 Quartus prime 开发软件，采用标准的 C/C++开发环境，支持 Modelsim，C++编译器，但是同样的功能比 RTL 代码多占用百分之 10-15%的资源。

HLS工程的编译流程 HLS 编译器的用法以及输出

HLS是高层综合（High level Synthesis），是将C或者c++语言编译为FPGA能够读懂和运行的RTL级别的语言。

HLS包含下面这些阶段

高层次综合（High-level Synthesis）简称 HLS，指的是将高层次语言描述的逻辑结构，自动转换成低抽象级语言描述的电路模型的过程。所谓的高层次语言，包括 C、C++、SystemC 等，通常有着较高的抽象度，并且往往不具有时钟或时序的概念。相比之下，诸如 Verilog、VHDL、SystemVerilog 等低层次语言，通常用来描述时钟周期精确（cycle-accurate）的寄存器传输级电路模型，这也是当前 ASIC 或 FPGA 设计最为普遍使用的电路建模和描述方法。

在 FPGA 硬件开发上，VHDL/Verilog 与 HLS 相比，就好比是几十年前的汇编语言与现在的 C 语言。RTL（寄存器传输级别，基于 VHDL/Verilog 语言）逐步发展，但 VLSI 系统的复杂性呈指数级增长，使 RTL 设计和验证过程成为生产力的瓶颈。 HLS（高级综合）通过提高抽象级别， 可以减少最初的设计工作量，设计人员可以集中精力描述系统的行为，而不必花费时间来实现微体系结构的细节，且验证被加速、设计空间探索(DSE)更快、定位新平台非常简单、软件工程师可以访问 HLS 等这些好处加在一起，减少了设计和验证时间，降低了开发成本，并降低了进行硬件项目的门槛，因此缩短了产品上市时间，并且在异构系统上使用硬件加速已成为更具吸引力的选择。但是在结果质量(QoR)上，HLS 工具还落后于 RTL，但 HLS 的开发时间少、生产率高这些优点还是当前用于快速原型设计和较短上市时间的可行选择。

字长分析和优化 FPGA 的一个最主要特点就是可以使用任意字长的数据通路和运算。因此，FPGA 的 HLS 工具不需要拘泥于某种固定长度（如常见的 32 位或 64 位）的表达方式，而可以对设计进行全局或局部的字长优化，从而达到性能提升和面积缩减的双重效果。 循环优化 循环优化一直是 HLS 优化方法的研究重点和热点，因为这是将原本顺序执行的高层软件循环有效映射到并行执行的硬件架构的重点环节。 一个流行的循环优化方法，就是所谓的多面体模型，即 Polyhedral Model。多面体模型的应用非常广泛，在 HLS 里主要被用来将循环语句以空间多面体表示，然后根据边界约束和依赖关系，通过几何操作进行语句调度，从而实现循环的变换。需要指出的是，多面体模型在 FPGA HLS 里已经取得了相当的成功，很多研究均证明多面体模型可以帮助实现性能和面积的优化，同时也能帮助提升 FPGA 片上内存的使用效率。 对软件并行性的支持 C/C++与 RTL 相比，一个主要的区别是，前者编写的程序被设计用来在处理器上顺序执行，而后者可以通过直接例化多个运算单元，实现任务的并行处理。 随着处理器对并行性的逐步支持，以及如 GPU 等非处理器芯片的兴起，C/C++ 开始逐渐引入对并行性的支持。例如，出现了 pthreads 和 OpenMP 等多线程并行编程方法，以及 OpenCL 等针对 GPU 等异构系统进行并行编程的 C 语言扩展。 因此作为 HLS 工具，势必要增加对这些软件并行性的支持。例如，LegUp 就整合了度 pthreads 和 OpenMP 的支持，从而可以实现任务和数据层面的并行性。

FPGA基础知识（二）HLS相关知识.