ddr3

起不来的时候在modelsim里面只编译了mig核的*_sim_netlist，可以通过前面modelsim的处理，但是仿真结果无论怎么给复位和时钟都只有前面两个dq值，然后ddr3_rst_n信号一直拉低（从0刻度一直往后），但是仿真mig核本身它就可以起来（这个图已经是起来之后我截的）

107us 需要注意例化ddr的个数

找到ip核文件夹，我的ip名字为mig_core 进入mig_core文件夹

进入user_design/rtl 这里的mig_core.v即为你实际设计中调用ipcore的顶层文件