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FPGA/IC 秋招笔试/面试题总结包含两篇文章： 《FPGA/IC 秋招笔试/面试题总结》和《FPGA/IC 秋招笔试/面试题总结（续）》 以下为参考目录，每篇100页+，持续更新。 FPGA/IC 秋招笔试/面试题总结-目录介绍 FPGA/IC 秋招笔试/面试题总结（续）-目录介绍 文章目录 FPGA/IC 秋招笔试/面试题总结-目录介绍 一、FPGA内部资源1. 什么是FPGA2.FPGA内部资源 二、同步时钟、同步/异步电路1.同步时钟2.同步/异步电路 三、同步复位/异步复位1.同步复位2. 异步复位3. 异步复位同步释放 四、同步FIFO/异步FIFO1.同步FIFO2.异步FIFO 五、FIFO最小深度计算1.FIFO最小深度2.示例分析 六、逻辑电平1.TTL电平标准2.LVTTL电平标准3.CMOS电平标准4.LVCOMS电平标准5.RS2326.RS4857.ECL、PECL、LVPECL8.LVDS9.CML10.GTL11.HSTL12.SSTL 七、建立时间与保持时间1.建立时间与保持时间概述及模型2.寄存器之间数据传输时建立时间与保持时间3.建立时间余量与保持时间余量计算4. FPGA允许的最大时钟频率或最小时钟周期5.计算FPGA时钟所允许的最大频率或最小时钟周期6.违反建立和保持时间会发生什么？ 八、recovery time和removal time九、亚稳态十、竞争与冒险1.竞争与冒险产生原因2.判断电路是否存在竞争-冒险现象3. 消除竞争与冒险 十一、 奇数分频1.奇数分频介绍2.通过时钟 相或 实现奇数分频3.通过时钟 相与 实现奇数分频4.通过时钟 相异或 实现奇数分频 十二、 时钟抖动（Clock Jitter）和时钟偏斜（Clock Skew）1.时钟抖动（Clock Jitter）2.时钟偏斜（Clock Skew）3.时钟抖动和时钟偏斜的区别 十三、Verilog的结构化、数据流、行为级描述方式1.结构化描述方式及RTL视图2.数据流描述方式及RTL视图3.行为级描述方式及RTL视图4.常用门级元件 十四、函数（function）和任务（task）1.函数 function2.任务 task 十五、波特率十六、锁存器/触发器十七、组合逻辑/时序逻辑十八、阻塞/非阻塞赋值十九、跨时钟域处理二十、位宽计算（N bit数和M bit数相加、相乘后需要多少bit？）二十一 、IIC1. IIC接口介绍2. IIC总线特征3. IIC总线协议详解4. 起始条件5. 从设备地址+R/W位6. ACK应答7. 数据传输8. 停止条件 二十二、SPI二十三、 AXI二十四、RAM/SRAM/DRAM/SDRAM/DDR二十五、ROM/PROM/EPROM/E2PROM/FLASH二十六、硬核/软核/固核1.硬核（Hard IP Core）2.软核（Soft IP Core）3.固核（Firm IP Core） 二十七、浮点数与定点数1.32位浮点数2.定点数3. 浮点数转换为定点数4. 定点数转换为浮点数 FPGA/IC 秋招笔试/面试题总结（续）-目录介绍 二十八、状态机1. Moore/Mealy状态机2.一、二、三段式状态机（序列检测器） 二十九、序列检测器另一种实现方法（移位寄存器）三十、FPGA和CPLD的区别三十一、关键路径三十二、单脉冲跨时钟域传输（快到慢）（慢到快）Verilog代码实现1.单脉冲，慢到快2.单脉冲，快到慢 三十三、多bit数据跨时钟域（握手机制）1.单字节跨时钟域2.多字节跨时钟域 三十四、Verilog实现glitch free（无毛刺）时钟切换电路1.两个相关时钟源（频率成倍数关系）切换2.异步时钟切换 三十五 、Verilog实现8bit环形计数器三十六、Verilog初始化一个ROM（用于仿真）三十七、数值（有无符号）运算、比较1.原码、反码、补码2.有符号数比较器3.有符号数求绝对值4.有符号数加法器 三十八、CRC（循环冗余校验）1.CRC原理介绍2.CRC简介3.通过实例来了解CRC4.CRC 计算器的使用5.CRC电路解析6.CRC Verilog实现（并行）7.CRC Verilog实现（串行） 三十九、按键消抖1.只对按键按下消抖2.按键按下、松开都进行消抖 四十、OC门和OD门1.OC门2.OD门（漏极开路输出） 四十一、数字IC设计流程、数字IC后端设计流程四十二、芯片功耗问题1.动态功耗2.静态功耗 四十三、计算时钟频偏四十四、伪随机序列产生电路1.伪随机序列2.本原多项式3. 伪随机序列硬件实现 FPGA/IC 秋招笔试/面试题总结-目录介绍 一、FPGA内部资源 1. 什么是FPGA 2.FPGA内部资源 二、同步时钟、同步/异步电路 1.同步时钟 2.同步/异步电路 三、同步复位/异步复位 1.同步复位 2. 异步复位 3. 异步复位同步释放 四、同步FIFO/异步FIFO 1.同步FIFO 2.异步FIFO 五、FIFO最小深度计算 1.FIFO最小深度 2.示例分析 六、逻辑电平 1.TTL电平标准 2.LVTTL电平标准 3.CMOS电平标准 4.LVCOMS电平标准 5.RS232 6.RS485 7.ECL、PECL、LVPECL 8.LVDS 9.CML 10.GTL 11.HSTL 12.SSTL 七、建立时间与保持时间 1.建立时间与保持时间概述及模型 2.寄存器之间数据传输时建立时间与保持时间 3.建立时间余量与保持时间余量计算 4. FPGA允许的最大时钟频率或最小时钟周期 5.计算FPGA时钟所允许的最大频率或最小时钟周期 6.违反建立和保持时间会发生什么？ 八、recovery time和removal time 九、亚稳态 十、竞争与冒险 1.竞争与冒险产生原因 2.判断电路是否存在竞争-冒险现象 3. 消除竞争与冒险 十一、 奇数分频 1.奇数分频介绍 2.通过时钟 相或 实现奇数分频 3.通过时钟 相与 实现奇数分频 4.通过时钟 相异或 实现奇数分频 十二、 时钟抖动（Clock Jitter）和时钟偏斜（Clock Skew） 1.时钟抖动（Clock Jitter） 2.时钟偏斜（Clock Skew） 3.时钟抖动和时钟偏斜的区别 十三、Verilog的结构化、数据流、行为级描述方式 1.结构化描述方式及RTL视图 2.数据流描述方式及RTL视图 3.行为级描述方式及RTL视图 4.常用门级元件 十四、函数（function）和任务（task） 1.函数 function 2.任务 task 十五、波特率 十六、锁存器/触发器 十七、组合逻辑/时序逻辑 十八、阻塞/非阻塞赋值 十九、跨时钟域处理 二十、位宽计算（N bit数和M bit数相加、相乘后需要多少bit？） 二十一 、IIC 1. IIC接口介绍 2. IIC总线特征 3. IIC总线协议详解 4. 起始条件 5. 从设备地址+R/W位 6. ACK应答 7. 数据传输 8. 停止条件 二十二、SPI 二十三、 AXI 二十四、RAM/SRAM/DRAM/SDRAM/DDR 二十五、ROM/PROM/EPROM/E2PROM/FLASH 二十六、硬核/软核/固核 1.硬核（Hard IP Core） 2.软核（Soft IP Core） 3.固核（Firm IP Core） 二十七、浮点数与定点数 1.32位浮点数 2.定点数 3. 浮点数转换为定点数 4. 定点数转换为浮点数 FPGA/IC 秋招笔试/面试题总结（续）-目录介绍 二十八、状态机 1. Moore/Mealy状态机 2.一、二、三段式状态机（序列检测器） 二十九、序列检测器另一种实现方法（移位寄存器） 三十、FPGA和CPLD的区别 三十一、关键路径 三十二、单脉冲跨时钟域传输（快到慢）（慢到快）Verilog代码实现 1.单脉冲，慢到快 2.单脉冲，快到慢 三十三、多bit数据跨时钟域（握手机制） 1.单字节跨时钟域 2.多字节跨时钟域 三十四、Verilog实现glitch free（无毛刺）时钟切换电路 1.两个相关时钟源（频率成倍数关系）切换 2.异步时钟切换 三十五 、Verilog实现8bit环形计数器 三十六、Verilog初始化一个ROM（用于仿真） 三十七、数值（有无符号）运算、比较 1.原码、反码、补码 2.有符号数比较器 3.有符号数求绝对值 4.有符号数加法器 三十八、CRC（循环冗余校验） 1.CRC原理介绍 2.CRC简介 3.通过实例来了解CRC 4.CRC 计算器的使用 5.CRC电路解析 6.CRC Verilog实现（并行） 7.CRC Verilog实现（串行） 三十九、按键消抖 1.只对按键按下消抖 2.按键按下、松开都进行消抖 四十、OC门和OD门 1.OC门 2.OD门（漏极开路输出） 四十一、数字IC设计流程、数字IC后端设计流程 四十二、芯片功耗问题 1.动态功耗 2.静态功耗 四十三、计算时钟频偏 四十四、伪随机序列产生电路 1.伪随机序列 2.本原多项式 3. 伪随机序列硬件实现 |
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