尹卓1,2,† 苏悦阳2 罗代艳3 马莹2 王刚3 朱娜2 刘力锋1 吴汉明4 张兴1,†

1. 北京大学软件与微电子学院, 北京 102600; 2. 中芯国际集成电路制造(北京)有限公司, 北京 100176;3. 中芯国际集成电路制造(上海)有限公司, 上海 201203; 4. 浙江大学微纳电子学院, 杭州 310058;

摘要 晶圆–晶圆键合技术突破了传统晶圆平面工艺, 但键合晶圆的光刻对准图形及其他辅助图形有特殊的位置摆放和形貌绘制要求, 而传统方法进行光刻掩膜版排版费时费力且极易出错。针对该技术挑战, 提出一种与传统排版方式不同的整体翻转式排版方法: 在面对面晶圆–晶圆(两片)产品排版中, 通过“替换–翻转”过程, 可以快速有效地一次性解决辅助图形单元形貌和位置的对应翻转, 大幅度减少键合产品排版的工作量,降低错误率, 有效地缩短产品导入时间周期。

关键词 晶圆键合; 光刻掩膜版排版; 3D-IC

传统的半导体集成电路制造工艺由材料沉积、光刻、材料去除(包括刻蚀和研磨)、清洗和注入等基本单项工艺组成。材料沉积–光刻–材料去除–清洗或光刻–注入–材料(光阻)去除–清洗为一次加工循环, 每一个加工循环都在晶圆表面形成一层特定性能材料的图形(layer), 这些图形直接或间接地含有电路信息。将这些含有电路信息的图形按照一定的要求有序地组合叠加起来, 就可以形成有效的芯片电路。

为保证各单项工艺的加工精度, 芯片划片槽上一般还需要制造很多用于光刻对准、工艺检测、基本器件功能测试等的辅助图形和辅助电路[1–2]。图1(a)标记为光刻掩膜版上不同的图形区域, 图 1(b)为用于光刻对准的标识图形[3]。这些图形可保证光刻套刻精度, 使单层光刻工艺间的对准被控制在极高的精度范围内。图 1(c)为检查单项工艺加工效果的辅助图形[4], 在指定工艺后, 通过对图形进行量测, 可以有效地掌握加工的精度和效果, 及时发现工艺异常并及早改善, 避免晶圆报废。图 1(d)为一种电学晶圆允收测试(wafer acceptable test, WAT)结构, 产品加工完毕后, 通过对这些结构进行电学测试, 可以监控晶圆加工整合过程的各步骤的工艺是否正常和稳定。

图1 掩膜版划片槽图形Fig. 1 Mask scribe lane area patterning

近年来, 为增加工艺集成度, 在传统平面工艺的基础上, 三维制造工艺在芯片制造中得到广泛应用[5–6]。对于晶圆–晶圆键合(wafer-to-wafer bonding)工艺结构的堆叠式产品, 其垂直方向上不同晶圆的电路多由硅通孔工艺(through silicon via, TSV)相连,并从顶部晶圆背面引出进行测试, 因此顶部晶圆的背面图形与正面图形对准成为该类产品的核心工艺需求之一。为了保证这一工艺的对准精度, 在底部晶圆和顶部晶圆正面的传统平面工艺排版基础上,还需放置用于键合及顶部晶圆背面工艺的加工辅助图形, 满足堆叠产品的加工要求。键合产品的各个版面应同时满足以下几点要求。

1) 键合后, 由于背面工艺直接面对顶部晶圆正面, 所以对准和检测图形有很大一部分制作于顶部晶圆的正面。

2) 顶部晶圆正面放入的用于背面工艺的辅助图形(如对准的光刻标识图形和工艺检测图形), 在背面加工过程中, 其形貌必须符合机器识别标准。

3) 在机器识别背面工艺的辅助图形过程中, 底部晶圆及顶部晶圆正面对应区域内不能有其他图形干扰。

4) 底部晶圆的测试电路和顶部晶圆正面的测试电路都要从顶部晶圆背面引出, 进行电学测试。

因此, 顶部晶圆背面加工和测试的辅助图形与其他版面的图形都有一定的相关性。这些版面的排版通常需要进行特殊处理, 较为直接的方法是: 将其中一个版面确定后, 对其他版面, 通过输入坐标的方式逐一地将图形摆放在光刻掩膜版上, 满足其对应的位置需求, 再根据图形单元的对应关系进行图形单元替换, 则可同时满足形貌和位置的要求。使用此方法, 除第一个版面外, 其他两个版面都需要排版超过 400 个图形单元, 不但增加操作人员工作量, 也容易发生排版错误, 导致光罩作废或流片失败。

本文提出一种基于晶圆–晶圆键合工艺的排版方法, 对原有方法进行优化, 并举例说明一种两片晶圆面对面键合工艺下的整体替换式排版的方法和流程。

以两片晶圆面对面(face-to-face)直接键合(fusion bond)工艺(图 2)为例, 其工艺过程由键合前工艺、键合工艺和键合后工艺 3 部分组成。在键合前工艺中, 两片晶圆分别按照图 2 所示加工, 加工过程完全独立, 无互相影响。两片晶圆单独加工完成后,各自表面均沉积介电材料, 并进行面对面晶圆键合。键合后工艺是首先进行晶圆减薄。由于键合后顶部晶圆厚度为 500～1000 μm, 若直接在顶部晶圆背面进行图形加工, 则电路无法与顶部晶圆正面及底部晶圆的电路相连接, 所以顶部晶圆一定要先减薄到指定厚度。然后进行背面图形化工艺, 即通过光刻和刻蚀工艺, 在顶部晶圆背面加工出指定的图形和结构。该过程中, 分别实现设计功能的两片晶圆之间会进行电路连接, 同时引出顶部晶圆背面测试垫[7]。背面图形化完成后的晶圆, 在物理形态和电路连接上可被设备识别为一片传统晶圆, 兼容后续测试和打线 (bumping), 称为键合晶圆。

综合图 2 所示, 晶圆键合工艺可以总结为底部晶圆正面向上、顶部晶圆正面向下(背面向上)的复合过程。该过程会导致以下两种情况: 1) 顶部晶圆正面图形形貌被左右翻转, X 方向的非对称图形不能作为标准图形被机器识别; 2) 顶部晶圆正面图形的坐标也发生左右翻转。所以, 如果图形排布不合理, 背面光刻工艺或检测过程被底部晶圆或顶部晶圆正面的图形干扰的风险很高, 发生识别错误或量测问题。

图2 键合产品工艺示意图Fig. 2 Bonding product process flow

为了保证背面光刻工艺顺利进行, 排版时, 除背面需要放置特定图形单元外, 在底部晶圆和顶部晶圆的正面工艺中需要为背面工艺定制一些经过特殊处理的图形。首先, 由于背面工艺中使用的对准图形必须符合对应设备的识别标准, 即图形、尺寸和转向必须与标准图形一致, 所以对于制作于顶部晶圆正面但用于晶圆背面工艺的图形, 需要在其正面进行图形形貌的反向绘制。其次, 由于晶圆背面使用的对准图形和量测图形区域内不能有任何其他图形, 所以在键合后使用的顶部晶圆背面的图形下方, 需留下一组无图形的特殊区域。

如图 3 所示, 以光刻对准图形排版为例, 键合工艺中非轴对称图形 3 个版面的排版和键合过程分别为底部晶圆排版、顶部晶圆正面排版和顶部晶圆背面排版。在底部晶圆和顶部晶圆正面, 以有源区(AA)和第一金属层(M1)两个光刻对准图形为例;在顶部晶圆正面和背面, 以有源区(AA)和背面刻蚀工艺(BSE)这两个光刻对准图形为例。定义“左边为蓝色的长线段, 右边为黄色的短线段”结构为标准可识别图形, 用“F”表示, 对 X 方向非对称图形排版。

图 3(a)为底部晶圆版面。左边两个图形用于该晶圆独立加工过程中的工艺对准, 分别为 AA 和M1, 坐标分别为(x1, y1)和(x2, y2), 图形形貌为“F”,可用于机器直接识别。右边两个为空的图形, 为该晶圆独立加工过程中特意制作的没有图形的区域,坐标分别为(x3, y3)和(x4, y4), 目的是把顶部晶圆背面工艺的对准图形放置于此, 保证对准过程不受其他图形干扰。

图 3(b)为顶部晶圆正面版面。左边两个图形用于该晶圆正面独立加工过程中的工艺对准, 分别为AA 和 M1, 坐标分别为(–x1, y1)和(–x2, y2), 图形形貌为“F”, 可用于机器直接识别。左边第一个 AA 为该晶圆背面加工的对准图形, 坐标对应为(–x4,y4),图形形貌为“”, 用于背面工艺对准顶部晶圆正面。左边第二个, 同样为空图形, 坐标为 (–x3, y3),用于保证顶部晶圆背面工艺的对准过程不受其他图形干扰。

图3 光刻对准图形排版示意图Fig. 3 Alignment mark arrangement diagram

图 3(c)为顶部晶圆背面版面。由于图 3(a)和(b)版面中 4 个坐标分别是两两镜像, 所以键合后这 4 个图形各自两两叠对在一起。左边两组对准图形中, 顶部晶圆正面工艺的 AA 和 M1 分别与底部晶圆 AA 和 M1 叠对在一起, 这两组图形均为两片晶圆正面单独加工时使用的对准图形, 键合后不会再使用, 位置坐标保持为底部晶圆排版坐标 (x1, y1)和(x2, y2)。背面排版时, 在此处分别排入空图形“占位”, 禁止背面排版时排入图形。右边两组图形为键合后工艺所使用的对准图形。右面第一组图形制作于顶部晶圆正面的“”AA, 翻转后, 与底部晶圆加工空白图形叠对在一起, 成为可用于背面对准正面的对准图形, 即可供光刻对准使用的“F”图形。同理, 图 3(c)右侧第 2 组图形, 底部晶圆和顶部晶圆正面工艺分别加工的空白图形在此处叠对在一起, 共同为顶部晶圆背面即将制作的对准图形预留位置, 即 BSE 可以在此位置(x3, y3)制作对准图形,使得后续工艺可以通过这组对准图形做对准, 不会受到干扰。

工艺检测图形和电学测试结构也需要用相同的方法进行排版, 顶部晶圆背面使用的图形在 X 方向上进行“”绘制、然后按对称坐标摆放, 实现键合后工艺识别顺利进行。

如果 3 个版面按照上述的先后顺序进行操作,即先把底部晶圆的图形摆好, 然后根据坐标对应关系, 分别将另外两个排版的图形单元按照要求逐一摆放, 则这种逐一摆放的过程即为传统的输入式排版方法。如图 4 和 5 所示, 以图 1(b)中阿斯麦光刻对准图形为例, 其中的图形即为标准“F”图形, 在 X方向为非轴对称性图形, Y 方向为轴对称图形。根据阿斯麦工艺和排版要求, X 和 Y 方向的图形单元都需要进行摆放, Y 方向为图 1(b)的图形逆时针旋转90°摆入(摆放后 X 方向为轴对称图形)。图 4 为排版前绘制的光刻对准图形, 其形貌和方向完全遵循图形要求: 除增加顶部晶圆背面加工用的 AA_M (即AA“”)和 SE (“F”)以及对应的空图形外, 其他图形单元都保持与传统非键合产品相同。如图 5 所示,在排版位置上也完全按照键合产品排版流程: 先排好底部晶圆的版面, 然后按照对应关系将顶部晶圆正面和顶部晶圆背面的图形单元, 逐一进行输入替换, 将另外两个版面排好。

图4 输入式排版方法的图形单元摆放方式Fig. 4 Frame cell patterning evaluation list by traditional theory

图5 输入式排版方法的图形单元摆放示意图Fig. 5 Frame cell locating diagram by traditional theory

键合产品传统排版方法直观、简单, 但操作过程复杂, 工程上潜在风险很高, 主要表现为如下3 个方面。

1) 图形单元逐一摆放, 需要坐标输入和替换的文件共 800～1200 个, 工作量非常大, 耗时长, 极易出现图形文件替换或坐标错误。

2) 电学测试结构图形单元等图形, 还需要单独进行旋转或左右镜像翻转动作。实际操作过程中,易发生遗漏。

3) 顶部晶圆正面排版时, 会排入用于正面和背面的对准图形, 该实例中 Y 方向出现两个 AA。由于它们的文件名、图形形貌和绘制方向完全相同,建立对准程序时无法直接对其进行区分, 会增加操作失误的可能性, 影响工艺和产品质量。

如果能够对排版版面进行整体翻转, 不需要对每个图形单元进行坐标和名称输入, 会大大减少工作量。

由于传统排版方式的局限性, 分别进行两次实验, 以期优化传统输入式排版方法, 结果如图 6 和 7所示。

以 X 方向非对称图形为例, 图 6 分别为底部晶圆、顶部晶圆正面和顶部晶圆背面排版的图形和坐标, 图 7 为不同排版方法制作于实际晶圆上的图形和坐标。排版方法改进实验及结果如下。

图6 传统方法排版排版实验及结果Fig. 6 Frame cell arrangement experiment and result by traditional theory

传统的方法中, 除顶部晶圆背面使用的 AA 为“”外, 其他都是标准“F”绘制; 单元结构名称遵循传统命名规则; 排版时, 将图形单元逐一摆放, 即图形单元逐一调用, 坐标逐一输入。晶圆加工的图形结果(图 7)都符合图 3(c)所示目标图形。

图7 翻转方法排版实验及结果Fig. 7 Frame cell arrangement experiment and result by flipped theory

实验 1: 图形绘制形貌与传统方法相同, 将有对称关系的图形单元统一命名; 排版时, 不同版面的图形单元直接用相同名称的图形替换, 坐标无需输入; 替换完成后, 顶部晶圆正面图形与坐标同时左右翻转。晶圆加工结果显示, 采用此种排版方法,顶部晶圆正面加工的图形与目标图形均相反(用红色表示)。正面和背面加工过程中 AA 对准均不能进行。

实验 2: 图形绘制形貌完全与传统方法相反,即除顶部晶圆背面使用的 AA 为“F”外, 其他都是标准“”绘制。图形单元的统一命名与实验 1 相同。排版时, 与实验 1 相同, 不同版面的图形单元直接用相同名称的图形进行替换, 然后顶部晶圆正面图形与坐标同时左右翻转。晶圆加工结果显示, 3 个晶圆上的图形与目标图形相同。

从实验 2 的过程和结果可以看出, 仅使用底部晶圆作为母版, 顶部晶圆背面进行“替换”, 顶部晶圆正面进行“替换–翻转”, 即可完成 3 个版面。实际操作过程中, 排版版面从 3 个简化为 1 个, 同时也省去手动输入图形单元及其坐标的过程。这种排版方式是一种由系统面出发, 自上而下, 为键合产品图形单元排版定制的整体设计方法, 称为整体翻转式排版。

整体翻转式排版方法有效地解决了众多图形单元名称和坐标输入的问题。将其系统化, 建立标准操作流程(standard operation procedure, SOP), 并推广至工程实践, 可以显著地减少键合产品排版的工作量和工时消耗。过程如下。

1) 定义其中一个版面为母版 A, 其余的版面,与母版 A 排版方向相同的版面定义为 An, 与母版版面 A 方向镜像的版面为–An。

2) 根据版面的对称关系, 对图形单元进行绘制。将版面 A 和 An 都参照标准图形进行“F”绘制,把版面–An 的图形单元按照 X 方向左右翻转, 进行“”绘制, Y 方向保持“F”绘制。

3) 对绘制的图形单元进行标准命名, 把工艺过程中叠对起来的图形单元命名为相同的文件名, 以便实现后续过程图形文件的直接调用和替换。

4) 按照传统排版方法, 对标准版面 A 进行排版。同时, 直接复制版面 A 到所有 An, 替换版面 An上的所有对应图像单元。复制版面 A 到所有–An,替换版面–An 上所有对应图像单元, 再把版面–An的整个排版沿 X 方向左右镜像翻转, 即可在掩膜版上同时得到标准图形单元和对称镜像坐标。

图 8 和 9 表示整体翻转式排版的方法和过程。以底部晶圆排版为标准排版 A 为例, 顶部晶圆背面排版为 A1, 顶部晶圆正面排版为–A1。底部晶圆和顶部晶圆背面的图形单元做标准“F”绘制, 顶部晶圆正面除用于背面对准的 AA_X_BS 外, 其余都做“”绘制。顶部晶圆背面与底部晶圆的排版位置和文件名完全相同, 只是不同版面的内部图形有差异。排版时, 对应图形文件替换后, 版面直接镜像翻转,翻转后的版面图形和坐标将同时满足工艺要求。

图8 整体翻转式排版方法的图形单元摆放方式Fig. 8 Frame cell patterning evaluation list by flipped theory

整体翻转式排版方法不但可以保证键合产品光刻对准工艺顺利进行, 还可以确保测试图形识别及电学测试单元电路引出的正确性。这种方法的优势主要表现为“一个版面多次使用”, 即不同版面图像单元的文件名及其对应位置都不需要手动输入, 省时省力, 尤其适用于大规模量产的标准化晶圆加工。该方法已经在中芯国际晶圆–晶圆键合工艺产品中进行过多次工程验证, 掩膜版制作一次成功率达到 100%, 并且, 与原有的排版方法相比, 键合产品排版的操作时间由 5 天/人大幅缩减至 2 天/人, 节省了新产品导入的时间周期, 已推广为该类型产品排版的标准操作流程。

本文针对晶圆–晶圆键合工艺的光刻掩膜版排版的技术挑战, 提出一种新型的整体翻转式排版方法, 并通过实例说明排版流程。目前, 该方法已得到中芯国际的工程验证。与传统方法相比, 整体翻转式排版方法大大降低排版过程的工作繁琐程度和错误率, 有效地缩短了产品导入的时间周期。

图9 整体翻转式排版方法的图形单元摆放示意图Fig. 9 Frame cell locating diagram by traditional theory

致谢 感谢中芯国际集成电路制造(上海)有限公司光罩服务团队、中芯国际集成电路制造(北京)有限公司光刻团队、工艺整合团队的大力支持！

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Floor Plan Arrangement Based on Wafer-To-Wafer Bond Product

YIN Zhuo1,2,†, SU Yueyang2, LUO Daiyan3, MA Ying2, WANG Gang3, ZHU Na2,LIU Lifeng1, WU Hanming4, ZHANG Xing1,†

1. School of Software and Microelectronic, Peking University, Beijing 102600; 2. Semiconductor Manufactory International Corporation (SMIC), Beijing 100176; 3. Semiconductor Manufactory International Corporation (SMIC),Shanghai 201203; 4. School of Microelectronics, Zhejiang University, Hangzhou 310058;

Abstract Wafer-to-wafer bond technology has breakthrough semiconductor manufacturing from 2D to 3D, but the bonded wafer brings more locating and patterning rules, it is too complex to layout the frame cells by traditional floor plan arrangement. This article provides a new floor plan arrangement method in face-to-face bonding product. It could setup all floor plans at same time only by flipping the motherboard. The new method is introduced. Final result with new method’s benefit is shown based on actually bonding product taping out procedure.

Key words wafer-to-wafer bond; floor plan arrangement; 3D-IC

† 通信作者, E-mail: [email protected] (尹卓), [email protected] (张兴)

收稿日期:2020–08–14;

修回日期:2021–01–25

北京大学学报(自然科学版) 第57 卷 第5 期 2021 年9 月

Acta Scientiarum Naturalium Universitatis Pekinensis, Vol. 57, No. 5 (Sept. 2021)

doi: 10.13209/j.0479-8023.2021.023

† Corresponding authors, E-mail: [email protected] (YIN Zhuo), [email protected] (ZHANG Xing)