基本概念 逻辑： 事物的因果关系 逻辑运算的数学基础： 逻辑代数 在二值逻辑中的变量取值： 0/1

逻辑代数中的三种基本运算 与 以A=1表示开关A合上，A=0表示开关A断开； 以Y=1表示灯亮，Y=0表示灯不亮； 三种电路的因果关系不同： 件同时具备，结果发生 Y=A AND B = A&B=A·B=AB 或 条件之一具备，结果发生 Y= A OR B = A+B 非 几种常用的复合逻辑运算 逻辑代数的基本公式和常用公式 据与、或、非的定义，得布尔恒等式 公式（17）的证明（公式推演法）： 若干常用公式 2.4.1 代入定理 ------在任何一个包含A的逻辑等式中，若以另外一个逻辑式代入式中A的位置，则等式依然成立。 应用举例： 式（17） A+BC = (A+B)(A+C) A+B(CD) = (A+B)(A+CD) = (A+B)(A+C)(A+D) 应用举例 逻辑代数的基本定理 应用举例： 对偶定理 对偶式：对于任何一个逻辑式Y，若将其中的“·”换成“+”， “+”换成“·”。0换成1，1换成0，则得到一个新的逻辑式，这个逻辑式就称为Y的对偶式。 逻辑函数 Y=F(A,B,C,······) ------若以逻辑变量为输入，运算结果为输出，则输入变量值确定以后，输出的取值也随之而定。输入/输出之间是一种函数关系。 注：在二值逻辑中， 输入/输出都只有两种取值0/1。

逻辑函数的表示方法 真值表 逻辑式 逻辑图 波形图 卡诺图 计算机软件中的描述方式 各种表示方法之间可以相互转换

真值表(truth table) 逻辑式(logic function) 将输入/输出之间的逻辑关系用与/或/非的运算式表示就得到逻辑式。 逻辑图(logic diagram) 用逻辑图形符号表示逻辑运算关系，与逻辑电路的实现相对应。 波形图(timing diagram) 将输入变量所有取值可能与对应输出按时间顺序排列起来画成时间波形。

卡诺图

EDA中的描述方式

HDL (Hardware Description Language) VHDL (Very High Speed Integrated Circuit …) Verilog HDL EDIF DTIF 。。。 各种表现形式的相互转换： 真值表 逻辑式 例：奇偶判别函数的真值表 A=0,B=1,C=1使 A′BC=1 A=1,B=0,C=1使 AB′C=1 A=1,B=1,C=0使 ABC′ =1 这三种取值的任何一种都使Y=1, 所以 Y= ? 真值表 逻辑式： 1\找出真值表中使 Y=1 的输入变量取值组合。 2\每组输入变量取值对应一个乘积项，其中取值为1的写原变量，取值为0的写反变量。 3\将这些变量相加即得 Y。 4\把输入变量取值的所有组合逐个代入逻辑式中求出Y，列表。

逻辑式 逻辑图

反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。 例： 逻辑函数的卡诺图表示法 实质：将逻辑函数的最小项之和的以图形的方式表示出来 以2n个小方块分别代表 n 变量的所有最小项，并将它们排列成矩阵，而且使几何位置相邻的两个最小项在逻辑上也是相邻的（只有一个变量不同），就得到表示n变量全部最小项的卡诺图。

表示最小项的卡诺图 二变量卡诺图 三变量的卡诺图 4变量的卡诺图 五变量的卡诺图 用卡诺图表示逻辑函数 将函数表示为最小项之和的形式 。 在卡诺图上与这些最小项对应的位置上添入1，其余地方添0。 用卡诺图表示逻辑函数 用卡诺图化简函数

依据：具有相邻性的最小项可合并，消去不同因子。 在卡诺图中，最小项的相邻性可以从图形中直观地反映出来。

合并最小项的原则： 两个相邻最小项可合并为一项，消去一对因子 四个排成矩形的相邻最小项可合并为一项，消去两对因子 八个相邻最小项可合并为一项，消去三对因子

两个相邻最小项可合并为一项，消去一对因子 用卡诺图化简函数 化简步骤： ------用卡诺图表示逻辑函数 ------找出可合并的最小项 ------化简后的乘积项相加 （项数最少，每项因子最少）

卡诺图化简的原则：

化简后的乘积项应包含函数式的所有最小项，即覆盖图中所有的1。 乘积项的数目最少，即圈成的矩形最少。 每个乘积项因子最少，即圈成的矩形最大。 所包围的格数为 。 有些“1”可重复利用。 先考虑孤立的“1”。

2.7.2 无关项在化简逻辑函数中的应用

合理地利用无关项，可得更简单的化简结果。 加入（或去掉）无关项，应使化简后的项数最少，每项因子最少······ 从卡诺图上直观地看，加入无关项的目的是为矩形圈最大，矩形组合数最少。