本文讲解FPGA串口通信的 接收模块 Verilog实现，即根据数据链路层协议，完成起始位、数据位、校验位和停止位的接收，通信参数如波特率可由用户配置。

1、接口描述 直接从模块接口描述说起，咋一看和发送模块十分相似，细看二者区别也很明显，发送是“并入串出”而接收是“串入并出”。

2、起始信号 对于异步通信，接收方根本不知道发送方何时开始发送，这就需要发送方先通知接收方“我要开始发送了，请做好接收准备”。具体怎么通知呢？在空闲状态，线路为“1”。发送方发送“0”作为起始位，标识数据传输开始。因此接收方需要检测线路从“1”到“0”的跳变，也即下降沿，即为起始信号。 程序中通过移位寄存器缓存四位数据，若前两位为“1”，后两位为“0”，则检测到下降沿。