先回顾几个总线技术：

在 CPU 内部，寄存器之间和算术逻辑部件 ALU 与控制部件之间传输数据所用的总线称为片内总线（又称内部总线，即芯片内部的总线）。它是外设与处理器之间的总线，用于芯片一级的互连。

又称内总线或板级总线，它将 CPU、主存、I/O 接口之间相互连接起来。系统总线的结构可分为三类（除这三类外还有四总线结构）：

将 CPU、主存、I/O 接口挂在同一组总线上，注意是同一组，一组里有三种总线——数据总线、地址总线、控制总线。

一条是主存总线，另一条是 I/O 总线，而通道作为两条总线的传输中介。这种结构支持突发传送。

主存总线（这里面实际是三种总线——数据总线、地址总线、控制总线）、I/O 总线、DMA 总线。

计算机和外部设备（如远程通信设备、测试设备）之间的总线称为外部总线。

总线事务的四个阶段：

总线控制器采用一个统一的时钟信号来协调发送和接收双方的传送定时关系。

若干个时钟产生相等的时间间隔，每个间隔构成一个总线周期。在一个总线周期中，发送方和接收方可进行一次数据传送。

因为采用统一的时钟，每个部件或设备发送或接收信息都在固定的总线传送周期中，一个总线的传送周期结束，下一个总线传送周期开始。

在异步定时方式中，没有统一的时钟，也没有固定的时间间隔，完全依靠传送双方相互制约的“握手”信号来实现定时控制。

四种方式：

【注】大多数情况下，一个总线周期包含多个总线时钟周期；有的时候，一个总线周期就是一个总线时钟周期；有的时候，一个总线时钟周期可包含多个总线周期。

【注 1】总线带宽是指总线本身所能达到的最高传输速率。在计算实际的有效数据传输率时，要用实际传输的数据量除以耗时。

【注 2】总线带宽的单位中，KB、MB 等均是以 10 为底的单位，切记！！（严格来讲 KB、MB 应写成 kB、mB）

【例 1】在 32 位总线系统中，若时钟频率为 500MHz，传送一个 32 位字需要 5 个时钟周期，则该总线系统的数据传送速率为多少？

【解法 1】时钟频率为 500MHz，则时钟周期为 1/500MHz = 2us。

传送一个 32 位字需要 5 个时钟周期，所以需要的总线周期为 10us。

所以数据传送速率 = 4B/10us = 0.4B/us = 0.4*106B/s = 400MB/s。

【解法 2】时钟频率为 500MHz，而总线传送一个 32 位字需要 5 个时钟周期，所以总线的工作频率为 500MHz/5 = 100MHz。

数据传送速率 = 4B*100MHz = 400MB/s。

【例 2】假设某系统总线在一个总线周期中并行传输 4 字节信息，一个总线周期占用 2 个时钟周期，总线时钟频率为 10MHz，则总线带宽为多少？

【解法 1】时钟频率为 10MHz，则时钟周期为 1/10MHz = 100us。

一个总线周期占用 2 个时钟周期，所以需要的总线周期为 200us。

所以数据传送速率 = 4B/200us = 0.02B/us = 0.02*106B/s = 20MB/s。

【解法 2】总线时钟频率为 10MHz，而一个总线周期占用 2 个时钟周期，所以总线的工作频率为 10MHz/2 = 5MHz。

总线带宽 = 4B*5MHz = 20MB/s。

【注】通过以上两题，可以发现解法二更为便捷。以后我们采用解法二来解题。

【例 3】某同步总线采用数据线和地址线复用方式，其中地址/数据线有 32 根，总线时钟频率为 66MHz，每个时钟周期传送两次数据（上升沿和下降沿各传送一次数据）。

（1）该总线的最大数据传输率（总线带宽）是多少？

（2）若该总线支持突发（猝发）传输方式，传输一个地址占用一个时钟周期，则一次“主存写”总线事务传输 128 位数据所需要的时间至少是多少？

【解】（1）总线时钟频率为 66MHz，每个时钟周期传送两次数据，所以总线工作频率为 66MHz*2 = 132MHz。

最大数据传输率 = 132MHz*4B = 528MB/s。

（2）可以将突发（猝发）传输方式视为 DMA 传输，则只需传送一个地址，然后再传输 4 次数据即可。

因此，按照题意，传输 128 位数据所需要的时钟周期数 = 1 + 4/2 = 3，所需时间是 3 * (1/66MHz) = 45ns。

【注】我们一般将突发（猝发）传输方式视为 DMA 传输。

【例 4】假定一台计算机采用 3 通道存储器总线，配套的内存条型号为 DDR3-1333，即内存条所接插的存储器总线的工作频率为 1333 MHz、总线宽度为 64 位，则存储器总线的总带宽大约是多少？

【解】采用 3 通道存储器总线，总线宽度扩大三倍，即 64*3 = 128 位 = 24B，则总带宽大约是 24B*1333MHz = 32GB/s。

【例 5】在异步串行传输方式下，起始位为 1 位，数据位为 7 位，偶校验位为 1 位，停止位为 1 位，如果波特率为 1200bit/s（即每秒传输 1200 比特），求这时的有效数据传输率为多少？

【解】一个数据包含 1+7+1+1=10 位，而每秒传输 1200 比特，则每秒可传输 1200/10=120 个数据。

每个数据中，有效数据位为 7 位，则每秒可传输 7*120 = 840 位有效数据，即有效数据传输率 = 840b/s。

【例 6】假定 CPU 通过存储器总线读取数据的过程为：发送地址和读命令需 1 个时钟周期，存储器准备一个数据需 8 个时钟周期，总线上每传送 1 个数据需 1 个时钟周期。若主存和 Cache 之间交换的主存块大小为 64B，存取宽度和总线宽度都为 8B，则 Cache 的一次缺失损失至少为（）个时钟周期？

【解】Cache 一次缺失的数据大小为 64B，而存取宽度和总线宽度都为 8B，所以一共需要传送 8 次。

每次传送都有：发送地址和读命令需 1 个时钟周期，存储器准备一个数据需 8 个时钟周期，总线上每传送 1 个数据需 1 个时钟周期，所以一共花费 10 个时钟周期。

因此Cache 的一次缺失损失至少为 10*8 = 80 个时钟周期。

【例 7】假定采用多模块交叉存储器组织方式，存储器芯片和总线支持突发传送，CPU 通过存储器总线读取数据的过程为：发送首地址和读命令需 1 个时钟周期，存储器准备第一个数据需 8 个时钟周期，随后每个时钟周期总线上传送 1 个数据，可连续传送 8 个数据（即突发长度 = 8）。若主存和 Cache 之间交换的主存块大小为 64B，存取宽度和总线宽度都为 8B，则 Cache 的一次缺失损失至少为（）个时钟周期？

【解】支持突发传送，即 DMA 传输，传输前：发送首地址和读命令需 1 个时钟周期，存储器准备第一个数据需 8 个时钟周期；传送时：每个时钟周期总线上传送 1 个数据，可连续传送 8 个数据。总时钟周期为 8+8+1 = 17。

Cache 一次缺失的数据大小为 64B，而存取宽度和总线宽度都为 8B，又因为可连续传送 8 个数据（即突发长度 = 8），所以一共需要传送 1 次，因而 Cache 的一次缺失损失至少为 17 个时钟周期。