输入电压规格 对于不同地区，需要确定是窄电压，全电压，一些国外的电压范围和国内的是不一致的。比如日本，欧美就是110AC的电压，当然现在很多产品为了兼容设计，一般会设计全电压范围（90-264V）。如果可以确定具体的应用范围，可以针对这一些需求从而降低和优化成本。同等功率的条件下。输入电压越低，MOS上的电流越大，在MOS-Rds上的损耗也越大。 换Rds更低的MOS 这个是最简单解决导通损耗的办法，不过一般做设计都不会首先考虑这一步。这一步的成本是很高的。如果是个人设计或者学生设计，不需要考虑成本下，一开始就尽量选好的MOS。免去的后面很多麻烦。 加大输入的电解容值 这个是有两个方面的考虑的，一个是得计算满载时输入电解的谷底电压是多少，如果取得比较小，那谷底电压很低的话（开关频率相对于工频频率大很多），这时候输出的功率不变，原边的电流是很大的，要保证变压器不会磁饱和和MOS能承受这个电流，一般峰值电流小于规格书的90%。一般在谷底的时候，电压需要维持IC不会进入欠压保护。加大电容，其实等效为输入电压的提高，U^2/R。一般按照经验1~2u/W。当然这个相对成本来说也是很高的。 漏电流 这部分的损耗基本可以忽略，即使在300V情况的，Rds的漏电流也不过是uA级别的

开通损耗 在开通的瞬间，Vgs不是马上从0到驱动电压。Cgs之间需要充电，Cgd（米勒电容）带来的米勒平台效应，Vgs会上升到米勒平台，等待Vds下降后，Vgs继续上升直到驱动电压平台。带来的损耗不可忽略 也就是说MOS在开通的瞬间是在线性电阻区。这时候的Rds远远大于导通的Rds。带来的损耗是非常大的。 改善措施可以把Cgs的充电限流电阻改小（这电阻必须要有，不然相当于给一个电容充电，对于驱动电路来说是短路态，电流会非常大）。改小电阻后驱动电流大，上升时间更小，交叉的损耗面积也更小。 还可以选择更强大的驱动IC，一般IC的规格书都会有导通上升时间 关断损耗 和开通损耗一样的，也是存在一个电流和电压的交叠区。关断瞬间，电流不会马上到0，电压不会马上到VDD。这个损耗相对上升损耗是小很多的。改善措施就是把Cgs的电荷迅速放掉。 可以换伏安特性曲线更好的放电二极管，或者用三极管替代放电二极管。具体用三极管替代的电路网上的例子很多。这里不具体放出来了。 软开关 有没有一种拓扑结构是电流和电压没有交叠的呢？ 答案是有的，那就是软开关。不过一般用在较大功率的拓扑上比如LLC就是用LC谐振做零电压开通。具体的原理可以看一下别人的，这里主要讲一下损耗的问题。

更换Coss更小的MOS 我们知道，MOS的开启和关闭需要不断的在结电容中充放电（理想电抗元件不消耗能量但是实际电容会存在ESR（寄生电阻），当电流流过会产生损耗）。所以在单次的充放电，电容越小，电流也会越小。损耗也会小。 降低频率 一定时间内频率越低，Coss充放电次数越少，损耗自然也会少。但是降低频率会带来很多其他的性能下降，这是需要综合考虑的，也或者是需要全局来考虑。 加大RCD的电容 RCD（用于吸收变压器漏感能量，从而降低MOS应力）。Coss电容能量1/2CV^2。电压应力越大，Coss储存能量越多，放电或者充电在ESR中损耗也会大，加大RCD的电容，可以说是把这部分损耗给到了RCD上的C，在R上释放掉，分担一些热量。 改善变压器漏感 如上问所说。MOS应力是由变压器原边漏感组成了。改善变压器漏感自然可以减少MOS的损耗。 注意的点 有一些帖子说还会专门选择一个Coss大的MOS，在EMI方面会有改善。甚至会有一些工程师专门并上电容来解EMI。所以这时候还是需要综合考虑。

刚刚开始写博客。里面的内容不一定是正确的，甄别看待。有误的地方希望大家提出了一起进步。如果想讨论欢迎留言。