1．实验目的：熟悉实现流水线的VLSI结构设计

思想和所采用的结构设计优化技术，并进一步熟悉有关硬件描述语言的编程和EDA软件的使用。

2．实验任务：完成一个31位流水线加法器的FPGA设计与实现，包括系统结构设计、硬件语言逻辑描述，再进行程序调试、仿真分析等。

在系统硬件设计中，采用流水线可提高系统的处理速度，但需增加硬件资源。而FPGA中由于每一个逻辑单元都包含一个触发器，这个触发器或者没有用到，或者用于存储布线资源，因此将流水线应用在FPGA的设计中，在提高系统处理速度的同时，只需要极少或根本不需要额外的硬件成本。图1.1是一个采用流水线的31位加法器的原理图，它采用流水线将一个31位的并行加法器分解成一个16位和一个15位的并行加法运算，在提高系统处理速度的同时，又充分利用了系统的有关触发器资源。

 1．系统体系结构及主要功能电路的设计。

图7.1-1，整体结构由寄存器，加法器，输入输出组成。

图7.1-1 系统体系结构

2．各种VHDL源程序的设计。

（1）该程序是一个31位流水线加法器的FPGA设计，主要是实体说明，在实体里面定义总位宽是31，再定义两个子位宽分别是15和16位，用于做流水线结构，提高加法器的处理速度。

图 7.2-1 实体说明

（2）寄存器产生的因素：

语句 SIGNAL R1: STD_LOGIC_VECTOR(WIDTH1 DOWNTO 0);再给一个时钟上升沿WAIT UNTIL CLK = '1';

并置一个0使得L1和L2变成16位宽的原因：

R1