背景技术：随着半导体工艺的演进，各种新的材料开始应用于半导体制造领域。为了降低芯片互连线之间的串扰和延时，在芯片互连线之间填充低k材料(LowkMaterial，低介电常数材料)已经成为半导体行业的普遍现象。但是，利用低介电常数材料解决芯片互连线的串扰和延时的同时，同时也引入了一些问题。首先体现在芯片的制造过程中：一方面，电介质材料的强度随k值的降低而大幅降低；另一方面，低介电常数材料的热膨胀系数(Coefficientsofthermalexpansion)的与互连线材料(铜或铝)的失配(Mismatch)问题也更为严重。其次在封装过程中，封装过程不可避免地会引入新的热预算(Thermalbudget)，新的热预算会加剧不同材料之间的热失配；封装基板材料和芯片材料的热膨胀系数的不同(例如：Si：3ppm/℃，塑胶基板：17ppm/℃)导致二者之间的应力产生，基板(Substrate)与芯片的应力会随着时间逐渐扩散到芯片上使芯片破裂(Crack)。

技术实现要素：本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种CPI测试结构以及CPI测试方法，能够有效用于考察封装过程导致的芯片互连线区域的可靠性失效。为了实现上述技术目的，根据本发明，提供了一种CPI测试结构，包括：块状金属结构以及围绕块状金属结构的环形金属层叠层结构；其中块状金属结构为下层金属层到上层金属的叠层结构，其中各层之间利用通孔连接；块状金属结构与环形金属层叠层结构之间的中间区域为电介质材料。优选地，块状金属结构与环形金属层叠层结构之间的距离遵从金属层间距的最小尺寸设计规则。优选地，块状金属结构与环形金属层叠层结构之间的中间区域的电介质材料是低介电常数材料。优选地，在环形金属层叠层结构中，各层之间利用通孔连接。优选地，块状金属结构是带开槽的块状结构。为了实现上述技术目的，根据本发明，还提供了一种CPI测试方法，包括：第一步骤：提供CPI测试结构，包括：块状金属结构以及围绕块状金属结构的环形金属层叠层结构；其中块状金属结构为下层金属层到上层金属的叠层结构，其中各层之间利用通孔连接；块状金属结构与环形金属层叠层结构之间的中间区域为电介质材料；第二步骤：量测块状金属结构和环形金属层叠层结构之间的漏电和/或电容的变化；第三步骤：根据漏电和/或电容的变化判断块状金属结构与环形金属层叠层结构之间的中间区域是否出现裂纹，从而执行CPI可靠性的评估。优选地，块状金属结构与环形金属层叠层结构之间的距离遵从金属层间距的最小尺寸设计规则。优选地，块状金属结构与环形金属层叠层结构之间的中间区域的电介质材料是低介电常数材料。优选地，在环形金属层叠层结构中，各层之间利用通孔连接。优选地，块状金属结构是带开槽的块状结构。本发明通过大面积块状金属层的叠层结构和环形金属叠层结构相结合的方式，增强互连线间的应力作用，能够有效用于考察封装过程对芯片互连线区域的可靠性影响。附图说明结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：图1示意性地示出了根据本发明优选实施例的CPI测试结构的示意图。图2示意性地示出了根据本发明优选实施例的CPI测试结构的截面图。图3示意性地示出了根据本发明优选实施例的CPI测试方法的流程图。需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。具体实施方式为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。图1示意性地示出了根据本发明优选实施例的CPI测试结构的示意图。图2示意性地示出了根据本发明优选实施例的CPI测试结构的截面图。如图1和图2所示，根据本发明优选实施例的CPI测试结构包括：块状金属结构10以及围绕块状金属结构10的环形金属层叠层结构20；其中块状金属结构10为下层金属层到上层金属的叠层结构(如图2所示)，其中各层之间利用通孔连接。块状金属结构10与环形金属层叠层结构20之间的中间区域为电介质材料，例如低介电常数材料。块状金属结构10与环形金属层叠层结构20之间的距离遵从金属层间距12的最小尺寸设计规则(MinimumSpaceDesignRule)。在环形金属层叠层结构20中，各层之间利用通孔连接。块状金属结构10由大面积、块状金属结构组成，其强度较大；环形金属层叠层结构20为金属环形结构，同样维持了高强度；但是块状金属结构10与环形金属层叠层结构20的间距为最小的设计规则，且工艺过程中，块状金属结构10与环形金属层叠层结构20之间的中间区域的填充材质为电介质材料，例如低介电常数材料。经过芯片封装过程中的热应力，可能导致该中间区域产出裂纹。块状金属结构10和环形金属层叠层结构20通过铝通孔11和铝衬垫22引出，通过量测块状金属结构10和环形金属层叠层结构20之间的漏电或电容的变化即可确认裂纹出现与否。该结构为大面积、高强度的金属层区域和小面积、低强度的电介质区相结合，利用不同材料的热膨胀系数的不同，加剧了芯片制造工艺和封装工艺过程中产生的热失配。用于模拟实际电路中，互连线的一种最差情形的CPI可靠性失效情况。结构中，块状金属结构10和环形金属层叠层结构20的叠层的设计可以从最低金属层到顶层金属层的叠层结构；也可以为自定义的几层金属层，如任意相邻的两个金属层。而且，例如，块状金属结构10可以是带开槽的块状结构。本发明新设计的CPI测试结构，在遵从设计规则的前提下，利用不同材料的物理性质和形状的差异，加剧了模拟实际电路中的应力情形。可用于评估芯片中一种最差情况互连线的CPI可靠性结果，对芯片设计的优化、芯片制造工艺和封装工艺的改善都有一定的指导意义。图2示意性地示出了根据本发明优选实施例的CPI测试方法的流程图。如图2所示，根据本发明优选实施例的CPI测试方法包括：第一步骤S1：提供CPI测试结构，包括：块状金属结构10以及围绕块状金属结构10的环形金属层叠层结构20；其中块状金属结构10为下层金属层到上层金属的叠层结构，其中各层之间利用通孔连接；块状金属结构10与环形金属层叠层结构20之间的中间区域为电介质材料，例如低介电常数材料。块状金属结构10与环形金属层叠层结构20之间的距离遵从金属层间距12的最小尺寸设计规则(MinimumSpaceDesignRule)。在环形金属层叠层结构20中，各层之间利用通孔连接。第二步骤S2：量测块状金属结构10和环形金属层叠层结构20之间的漏电和/或电容的变化；例如，可以将块状金属结构10和环形金属层叠层结构20通过通孔11(例如铝通孔)和衬垫22(例如铝衬垫)引出，从而进行量测。第三步骤S3：根据漏电和/或电容的变化判断块状金属结构10与环形金属层叠层结构20之间的中间区域是否出现裂纹，从而执行CPI可靠性的评估。本发明利用金属连线和电介质不同的物理性能，在遵守设计规则的前提下，设计了特定的结构尺寸，加剧了封装工艺引入的应力效应。评估过程中，通过量测金属层间漏电流或电容的变化，可实现CPI可靠性的评估。此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。