将RTL源代码转换成门级网表，将HDL语言描述的电路转换为工艺库器件构成的网络表的过程。在综合过程中，优化进程尝试完成库单元的组合，是组合成的电路能最好的满足设计的功能、时序和面积的要求。

　电路的综合一般分为三个步骤，分别是转化(Translation)、逻辑优化(Logic Optimizaion)和映射(Mapping)。

转化（Translation）：把描述RTL级的HDL语言，在约束下转化成DC内部的同意用门级描述的电路(Generic Boolean Gates).

逻辑优化（Logic Optimization）：把统一用门级描述的电路进行优化，改善路径和门。

映射（Mapping）：把优化了的统一门级描述。以DC为例，DC使用工艺库将电路映射出来，得到.ddc文件，该文件包含如映射的门电路信息与网表，.v格式的网标，延时信息（sdf），工作约束（sdc）等信息。.ddc中包含的网标是实际意义上的网表文件，.v的网表是用于进行后仿的文件。

约束对于综合而言非常重要，如果不施加约束，综合工具会产生非优化的网表，无法满足要求。

综合是约束驱动（Constraint driven）的，给定的约束是综合的目标，约束一般是在对整个系统进行时序分析得到的，综合工具会对电路进行优化以满足约束的要求。

综合以时序路径为基础进行优化。

　　下图为综合过程中时序与面积的关系，面积和延迟存在折中关系。综合工具以约束为指导，在满足时序的情况下获得最小面积。

Synopsys 的Design Compiler;

Candance的Enconter RTL Compiler。

一种是Tcl模式；

另一种是图形模式；

《Tcl与Design Compiler （二）——DC综合与Tcl语法结构概述》https://www.cnblogs.com/IClearner/p/6617207.html