锁相环一直在被提起，在我心中一直都是一个词，没有概念，现在FPGA内必须要学会用到，在此做下记录。

对于现在的数字控制系统，对于外部信号的解析都是基于芯片内部的时钟的，系统内部的时钟有其独自的频率和相位。而外部输入的信号，同样具有其自有的频率和相位。假如外部输入信号恰好在内部时钟的1/2个周期时候输入，如果不加任何处理，那么输入信号的相位永远都和内部时钟信号差半个周期。这半个周期的空白会导致信号解析出错，甚至无法检测外部信号的严重后果。尤其在通信领域，一些小的信号的错误解析会导致整个系统瘫痪。

机理类比：大家都在跟着音乐跳舞，有一个舞蹈教练发现大家的动作节奏跟不上音乐了，慢了半个拍子（类似于有了相位差），于是换了一个缓慢一点的音乐，以便大家能跟得上节奏。

所以我们就需要用到一种能够使得外部信号和内部独立时钟同步的功能模块，锁相环就在这种需求下产生。

锁相环一般由三部分组成压控振荡器、滤波器和鉴相器。

鉴相器：检测输出信号和输入信号的相位差

环路滤波器：它的作用是滤除掉来自PLL电路中鉴相器输出电压Vd（t）中的高频成分和噪声分量，得到一个干净的控制电压Vc（t）去控制压控振荡器的频率输出。

压控振荡器：指输出频率与输入控制电压有对应关系的振荡电路(VCO)，频率是输入信号电压的函数，振荡器的工作状态或振荡回路的元件参数受输入控制电压的控制，就可构成一个压控振荡器。

通过鉴相器检测输出信号和输入信号之间的相位差，并转化为电压输出，经过低通环路滤波器形成压控振荡器的控制电压，控制压控振荡器输出和输出信号相同相位的信号。

锁相跟踪，锁相分频，锁相倍频

我这里只是初步的学习，这是个介绍锁相环比较详细的链接，大家可以看看。

http://www.360doc.com/content/16/0601/20/33813117_564266468.shtml

Vivado内PLL的IP核的调用

https://jingyan.baidu.com/article/2fb0ba40ffeafe00f3ec5f77.html