在理论课上，大家已经学习过三态门的相关知识了。当三态门输出高阻态时，该电路相当于大电阻接地，但我们并没有学习三态门的实际用途。

本节当中，我们将介绍在硬件描述语言中，三态逻辑的编写方法和用处。

在模块的输入输出信号声明位置，可以使用第三种输入输出关键字 inout，表示这个信号为双向三态信号。例子如下：

这里定义的 signal_io 信号就是一个双向三态信号了。

双向信号与寄存器信号类似，在硬件描述代码中，双向信号的左值和右值是不一样的。

双向信号的左值与该信号线的输出逻辑绑定，右值与该信号线的输入逻辑绑定。这意味着在同一时刻，双向信号的左值和右值很有可能不同。

例如，我们可以编写逻辑，让双向信号输出高阻态 Z，同时从该信号线中读出数据 0 / 1。

因为其左值和右值不同，我们一般在代码中会将其分为输入信号，输出信号和三态控制信号进行处理，像下面这样。

控制 signal_t 为 0/1 来控制该三态信号是否进行输出。修改 signal_o 来调整三态门输出 0/1。读取 signal_i 来获取信号线上的值。

在硬件设计当中，我们经常遇到如下的场景：

芯片 A 和芯片 B 需要双向传输数据，但两个方向不会同时进行传输。

由于布线的代价较高，我们希望能够尽量减少端口的数量 —— 能不能想办法让两面用同一根数据线呢？

这个时候，就需要三态门了。普通的电路并不能满足这个需求。

例如当 A 进行输出时，B 元件不可能实时根据 A 的输出调整自己的输出。于是会有一个时刻，两个模块在同一根信号线上的输出不同，这时相当于将 0 和 1 接到了一起，导致短路发生。

如果引入了三态门，情况就不同了。当 A 进行输出时，B 模块可以调整自己的输出为 3 态（即大电阻接地）。此时，无论 A 输出 0 还是 1，电路均不会发生短路。而且 B 还可以通过接入信号线得知 A 的输出。

等到 B 要进行进行输出时，A 模块就调整输出为三态。这样，通过 3 态门，我们就可以让两个元件通过 1 根数据线进行通信了。实际上，多元件的通信也可以如此实现。

我们在 第四节 中曾经遇到过高阻态 Z，当时给出的描述是 Z 态不应该在正常组合电路中出现。

在本节中，我们将正式引入高阻态 Z。

除了输出三态，Z 在 Verilog / System Verilog 中还作为没有输出时的输出值。

当一根信号线在 Verilog / System Verilog 中显式定义出来，但没有被任何信号驱动，则该信号会默认以大电阻接地，即为高阻态，在仿真中显示为 Z。

就像在 第四节 中的错误 1 一样。当时由于位宽设置错误，导致该输出的高位虽然被定义出来，但没有被任何人驱动，因此在仿真中显示 Z。

所以，当仿真行为不正确，且出现了不符合逻辑的 Z 时，请检查自己的接线。

请不要在内部模块使用三态逻辑

当 inout 出现在内部模块时，很有可能会导致多组输出绑定到同一个 inout 信号线上的情况。此时，很有可能出现潜在的 multi-driven 问题，导致电路行为出错。

因此，请不要在任何非顶层模块中使用三态逻辑和 inout 信号类型。所有的三态信号线，请在顶层模块中拆成独立的输入和输出信号。

到这里完成了 System Verilog 5 的讲解，可以完成静态存储器访问实验。