芯片片上SRAM存储概略及生成使用实践 (中) |
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在上一篇中,一起了解了片上SRAM的基本构造和结构,在本篇中,通过一些具体的Memory Compiler,一起深入的了解SRAM的具体特点和不同构成,闲话少说,Let’s go! 常规的时序逻辑确实也具备了memory的存储方法,如果使用一种特殊的布局方式,可以模拟类似于register的高速的pipe级别的访问,同一个周期可以完成两次读和一次写操作(这里需要内部的读写冲突控制,产生先读后写操作) 一个可操作控制的SRAM通常具有丰富的接口控制,这里呈现出一个简单T家的SRAM框图 可以看到这里的接口控制管脚,远远多于简单的memory array的控制需求,具体每一个管脚的配置用途详见下表 管脚方向描述分类VDD输入外围控制器件供电电源地VDDM输入memory array供电电源地VSS输入memory array和外围器件接地电源地A[*]输入地址输入功能D[*]输入数据输入功能BWEB[*]输入位写控制功能CEB输入片选功能WEB输入写控制功能REDENIO输入列修复冗余控制功能Q[*]输出memory array 数据输出功能FADIO[*]输入失效位地址控制BIST测试DM[*]输入BIST数据输入BIST测试AM[*]输入BIST地址输入BIST测试BWEBM[*]输入BIST位写控制BIST测试CEBM输入BIST片选BIST测试WEBM输入BIST写控制BIST测试BIST输入BIST控制BIST测试DSLP输入deep sleep模式:memory array访问禁止,但是memory数据会被保存低功耗控制SD输入shut down:关断全部memory array和绝大部分外设逻辑低功耗控制PUDELAY_SD输出shutdown 输出标记,用于指引低功耗策略低功耗PUDELAY_DSLP输出deepsleep 输出标记,用于指引低功耗策略低功耗DSLPLV输入deepsleep模式下retention diode的bypass控制低功耗TSEL pin : WTSEL[]/RTSEL[]输入时序微调测试TSEL pin : WTSEL[]/RTSEL[]输入时序微调测试TSEL pin : WASEN输入写辅助使能测试TSEL pin : WASSEL[*]输入写辅助微调测试除去常见的地址、数据、读写等功能类别,还可以根据场景分为以下几类 电源地:毋庸置疑的必选项,但是由于通常的memory cell都很大,通常都在100um * 100um的区域范围,所以电源的连接要比这的两三句描述更为复杂。主要是供电需求。此外VDDM和VDD 也无需完全一样,可以分布来自不同的power source,这样可以构建dual rail的memory,提供更多的低功耗控制可能。 BIST测试: Built-in self-test,,顾名思义,这个是对memory 的物理存储特性进行的自测和错误标记,在遇到错误数据的时候,可以使用内部bypass/mux的方式,将正确地数据读取、写入到其他的地方。这里的BIST是给memory使用,通常也叫做MBIST。所有和BIST测试相关的管脚,都是可以MBIST逻辑,对memory进行强制管控。 测试:TSEL pin主要用于良率微调的时候进行使用,在每一批wafer回片以后,进行机台测试,对于不同批次的产品可能在性能上会有些许不同,通过测试项目提取出来合理的调整值,储存到芯片的efuse之中,在芯片上电后,efuse的内容可以被相应逻辑读取并对memory 进行微操作,确保芯片使用正常。PS:这个微调很小,不建议在功能模式下进行调整和使用 低功耗:基于memory的使用场景,memory 可以分为shut-down、deep-sleep和normal模式。譬如本级模块是一个可关断domain,在关断std-cell逻辑之前,需要对于memory的SD/DSLP进行拉高(使能),让memory进入到不同的工作模式以节省功耗。PS:如果在DSLP模式下,VDDM掉电,memory的内容会丢失 在正常的SARM上,可能会有一定的bitcell的失效比率,基于不同的情形,可以分为column和row类型的bitcell损坏,譬如下图 MBIST是使用BIST逻辑对memory进行测试的一种方式,可以定位出SRAM的坏点,并且通过调用column/row的redundancy来进行修复(通常也称为MBISR:SRAM自修复功能)。MBIST的测试方法高效,和带有redundancy bit的memory联动使用可以有效提升芯片的良率。基本原理图如下 对于大部分的memory,其实都提供了MBIST的通路,如下图所示: 由于SRAM的由外围逻辑和memory array构成。这里的外围逻辑本质上就是一些std-cell搭建的译码逻辑。从数字电路的角度来看,也是会有生成风险的可能,所以,使用scan-chain的DFT策略,可以很好的对这部分逻辑进行可测性分析。
TSMC TSMC N7 SRAM Compiler Databook TSMC TSMC N7 Design Rule |
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