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一、简答
第一章 数制与码制
第二章 8086CPU结构与功能、总线及其形成
考核要求
掌握 8086/8088CPU 的功能构成及流水线技术，理解流水线管理规则。掌握 8086/8088CPU 寄存器的组成及其应用。理解 8086/8088CPU 的内存分配，掌握实地址模式下的存储器地址变换方法。掌握 8086/8088CPU 的引脚构成，理解其引脚复用的特性。
冯诺依曼计算机的基础设计思想？
采用二进制，机器用二进制表示数据和指令存储程序将程序和指令存放在存储器中程序控制，计算机在工作时从存储器中取出指令，并自动完成计算任务。指令的执行时顺序的，既按照指令在存储器中的顺序执行计算机由存储器、运算器、控制器、输入设备、输出设备五大基本部件组成。
简述微机的组成及功能
微型计算机系统的硬件主要由运算器、控制器、存储器、输入设备和输出设备组成。微机主要有存储器、I/O设备和I/O接口、CPU、系统总线、操作系统和应用软件组成，各部分功能如下：
CPU：统一协调和控制系统中的各个部件系统总线：传送信息存储器：存放程序和数据I/O设备：实现微机的输入输出功能I/O接口：I/O设备与CPU的桥梁操作系统：管理系统所有的软硬件资源
计算机运行汇编语言的步骤是什么？
软件形成汇编文件.ASM文件使用汇编程序把.ASM文件汇编成目标文件.OBJ用连接程序把.OBJ链接成.EXE运行可执行文件.EXE若有错误，使用DEBUG调试
简述在最小工作模式下，8086如何响应一个总线请求？
外部总线主控模块经过HOLD引线向8086发送总线请求信号；8086在每一个时钟周期的上升沿采样HOLD引线，若发现HOLD = 1则在当前总线周期结束时(T4)发送总线请求响应信号HLDA，8086使地址、数据及控制总线进入高阻态，让出总线控制权，完成响应周期。 微机系统采用总线的作用? 可以提高系统的效率和处理速度简化计算机的系统结构使系统易于扩充可以大大简化硬件设计过程可以减轻软件的设计和调试工作,缩短软件研制周期从而降低成本. 试说明”存储程序控制”的概念。 “存储程序控制”的概念可简要地概括为以下几点： 计算机（指硬件）应由运算器、存储器、控制器和输入/输出设备五大基本部件组成。在计算机内部采用二进制来表示程序和数据。将编好的程序和原始数据事先存入存储器中，然后再启动计算机工作，使计算机在不需要人工干预的情况下，自动、高速的从存储器中取出指令加以执行，这就是存储程序的基本含义。五大部件以运算器为中心进行组织 8086CPU中有哪些寄存器？各有什么用途？指令执行部件（EU）设有8个16位通用寄存器AX、BX、CX、DX、SP、BP、SI、DI，主要用途是保存数据和地址（包括内存地址和I/O端口地址）。 其中AX、BX、CX、DX主要用于保存数据，BX可用于保存地址，DX还用于保存I/O端口地址；BP、SI、DI主要用于保存地址；SP用于保存堆栈指针。标志寄存器FR用于存放运算结果特征和控制CPU操作。BIU中的段寄存器包括CS、DS、ES、SS，主要用途是保存段地址 其中CS代码段寄存器中存放程序代码段起始地址的高16位DS数据段寄存器中存放数据段起始地址的高16位SS堆栈段寄存器中存放堆栈段起始地址的高16位ES扩展段寄存器中存放扩展数据段起始地址的高16位。指令指针寄存器IP始终存有相对于当前指令段起点偏移量的下一条指令，即IP总是指向下一条待执行的指令。 当对SS和SP寄存器的值进行修改时，有什么特殊规定？为什么这样做？凡是遇到给 SS 寄存器赋值的传送指令时，系统会自动禁止外部中断，等到本条指令和下条指令执行之后，又自动恢复对 SS 寄存器赋值前的中断开放情况。 这样做是为了允许程序员连续用两条指令分别对 SS 和 SP 寄存器赋值，同时又防止堆栈空间变动过程中出现中断。 8086CPU由哪两部分构成？它们的主要功能是什么？ 8086CPU由两部分组成：指令执行部件(EU)和总线接口部件(BIU)指令执行部件（EU）主要由算术逻辑运算单元(ALU)、标志寄存器FR、通用寄存器组和EU控制器等4个部件组成，其主要功能是执行指令。总线接口部件(BIU)主要由地址加法器、寄存器组、指令队列和总线控制电路等4个部件组成，其主要功能是形成访问存储器的物理地址、访问存储器并取指令暂存到指令队列中等待执行，访问存储器或I／O端口读取操作数参加EU运算或存放运算结果等。 8086CPU预取指令队列有什么好处？8086CPU内部的并行操作体现在哪里？8086CPU的预取指令队列由6个字节组成，按照8086CPU的设计要求，指令执行部件（EU）在执行指令时，不是直接通过访问存储器取指令，而是从指令队列中取得指令代码，并分析执行它。从速度上看，该指令队列是在CPU内部，EU从指令队列中获得指令的速度会远远超过直接从内存中读取指令。 8086CPU内部的并行操作体现在指令执行的同时，待执行的指令也同时从内存中读取，并送到指令队列。 8086/8088 和传统的计算机相比在执行指令方面有什么不同?这样的设计思想 有什么 优点? 传统的计算机在执行指令时，总是相继地进行提取指令和执行指令的动作，指令的提取和执行是串行进行的。8086/8088 中，指令的提取和执行是分别有由总线接口部件完成的，总线控制逻辑和指令执行逻辑之间即互相独立又 互相配合；使 8086/8088 可以在执行指令的同时进行提取指令的操作。8086/8088 CPU 中，总线接口部件和执行部件的这种并行工作方式，有力地提高 了工作效率。 8086读/写总线周期各包括最少几个时钟周期？什么情况下需要插入等待周期TW？插入多少个TW取决于什么因素？ 8086读/写总线周期各包括最少四个时钟周期。在系统中增加等待周期TW的一般情况是：当CPU提供了地址后，由于外设或存储器的读出或写入时间较慢，不能与CPU的速度匹配，就需要插入等待周期TW，等待CPU能从外设或存储器将数据正确地读出或写入为止。显然，插入的等待周期TW的个数取决于外设或存储器的取出或写入时间。 指令周期、总线周期和时钟周期三者关系怎样？在读存储器时存储器速度慢无法与外设匹配怎么解决？ 执行一条指令所需要的时间为指令周期，不同指令的指令周期不等长。总线周期是CPU与外设或存储器进行一次读 或写操作所需要的时间为总线周期时钟周期是指时钟脉冲的重:复周期，是CPU的时间基准，由计算机的主频决定。一个指令周期通常由一个或若卜个总线周期组成：对8086/8088而言，一个总线周期至少由4个时钟周期组成。如果存储器的存取速度较慢，可设“ 一个等待电路向CPU发出请求延长总线周期的READY信号，CPU接到此信号后就在T3和T4 之间插入若干个等待周期TW。 8086/8088CPU有哪几个状态标志位，有哪几个控制标志位?其意义各是什么? 状态标志位有6个：ZF、SF、CF、OF、AF、PF。其意思是用来反映指令执行的特征，通常是由CPU根据指令执行结果自动设置的；控制标志位有3个：DF、IF、TF。它是由程序通过执行特定的指令来设置的，以控制指令的操作方式。 8086微处理器有哪几种工作模式?各有什么特点? 8086微处理器有最大和最小工作模式。 在最小模式下：8086 CPU直接产生全部总线控制信号（DT/R，DEN，ALE，M/IO）和命令输出信号（RD，WR，INTA）并提出请求访问总线的逻辑信号HOLD，HLDA。在最大工作模式下，必须配置8288总线控制器，并且根据8086提供的状态信号S2，S1，S0，输出读写控制命令，可以提供灵活多变的系统配置，以实现最佳的系统性能。 微机系统中采用的总线结构有几种类型?各有什么特点? 微机主板常用总线有系统总线、I/O总线、ISA总线、IPCI总线、AGP总线、IEEE1394总线、USB总线等类型。 简述PCI总线的优点 高性能，低成本；通用性强，使用方便；PCI总线与处理器无关，具有32位和64位数据总线，采用集中式总线仲裁、支持多处理器系统，通过桥（Bridge）电路兼容ISA/EISA总线，具有即插即用的自动配置能力等一系列优势；可靠性高、数据完整性好。 在8086/8088系统的两种工作模式下，时钟发生器会产生哪些信号? 8284A是一个专用的时钟发生器，产生4.77MHz的标准时钟信号CLK。此时钟信号作为系统时钟，并经CLK引脚直接送到8086，作为微处理器的时钟信号。同时8284A还对复位和就绪信号实现内部的时钟同步，然后再输出，实施对8086的控制。所以，8086/8088系统用的时钟发生器产生恒定的时钟信号CLK，复位信号RESET，准备就绪信号READY。 简述8086和8088的不同？ 8088只用8位数据总线，只有8位地址/数据公用引脚，而8086有16位数据总线，有16根地址/数据复用引脚。最小模式下8086和8088的第28脚（M/IO）的控制信号高低电压相反。8086的第34脚为BHE区分数据是字还是字节。8086的指令队列为6字节。8088为4字节。 8086CPU的地址加法器的作用？ 地址加法器是8086CPU的总线接口单元的 一个器件，在8086存储器分段组织方式中它是实现存储器寻址的关键器件，地址加法器将两个寄存器的逻辑位移相加，得到一个20位的实际的物理地址，把存储器寻址空间从64k扩到iM，极大地扩大微型计算机的程序存储空间，从而大大提高了程序运行的效率。 简述8086系统中物理地址的形成过程。8086系统中的物理地址最多有多少个？逻辑地址呢？8086系统中的物理地址是由20根地址总线形成的。8086系统采用分段并附以地址偏移量办法形成20位的物理地址。采用分段结构的存储器中，任何一个逻辑地址都由段基址和偏移地址两部分构成，都是16位二进制数。通过一个20位的地址加法器将这两个地址相加形成物理地址。具体做法是16位的段基址左移4位(相当于在段基址最低位后添4个“0”)，然后与偏移地址相加获得物理地址。 由于8086CPU的地址线是20根，所以可寻址的存储空间为1M字节，即8086系统的物理地址空间是1MB。逻辑地址由段基址和偏移地址两部分构成，都是无符号的16位二进制数，程序设计时采用逻辑地址，也是1MB。 什么是引脚的分时复用?请说出8086CPU有哪些引脚是分时复用的?如何分时复用? 8086 的数据线和地址线是分时复用的，所以常把 8086 的总线称为多路总线，即某一时刻总线上出现的是地址，另一时刻总线上出现的是数据。正是这种引脚的分时使用方法才能使 8086 用 40 条引脚实现 20 位地址、16 位数据及众多的控制信号和状态信号的传输。8086CPU 的分时复用的引脚有： 地址/数据复用引脚是：AD15～AD0，在总线周期的 T1 状态，传送地址信息，在其它状态则传送数据信息；地址/状态复用引脚是：A19/S6～ A16/S3，这些引脚在总线周期的 T1 状态输出地址的高 4 位，在总线的 T2、T3、TW 和T4 状态时，用来输出状态信息。 8086系统中为什么一定要有地址锁存器？需要锁存哪些信息？ 由于8086CPU受芯片封装的限制，只有40个管脚，所以地址线和数据线只能采用复用的方式共同使用某些管脚。对存储器进行访问时，在读取数据或写入数据时，存储器芯片要求在这个过程中地址信息必须稳定提供给存储器，而由于8086CPU地址线和数据线是复用的，就不可能在同一时刻具有地址和数据的两种功能。这就需要在CPU提供地址信息时，将地址锁存起来，以保证下一个时刻当这些复用的管脚起着数据线的功能时，存储器有正确的地址信息。要锁存的信息包括这些复用管脚的地址和BHE等信号。 锁存器和寄存器有什么不同？ 锁存器与寄存器都是用来暂存数据的器件，在本质上没有什么区别。寄存器的输出端平时不随输入端的变化而变化，只有时钟有效时将输入端的数据输送到输出端暂存到寄存器，而锁存器的输入端平时是随着输入端变化而变化，只有当锁存器信号到达时，才将输出端的数据锁存起来，使其不再随输入端的变化而变化。 计算机中内存容量、主频、存取周期指什么？内存容量：指内存储器能存储信息的总字节数。通常是8个二进制位作为一个字节 主频：也称时钟频率，时计算机CPU在单位时间内输出的脉冲数，它在很大程度上决定了计算机的运行速度，单位是MHZ。它的倒数是计算机的时钟周期数； 存期周期：存储器进行一次完整的读/写操作所需要的时间，也是存储器连续两次读或者写所需要的最短时间间隔，单位是纳秒。 简述存取时间、存取周期的不同？存取时间：存取时间是指从启动一次存储器操作到完成该操作所经历的时间，分为读出时间和写入时间。 存取周期：存取周期又称读写周期或访问周期。他是指存储器进行一次完整的读写访问所需要的全部时间，即连续两次独立的访问存储器操作之间所所需要的全部时间间隔 存取周期包括存取时间，存取时间是完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。 第三章 8086CPU指令系统与汇编语言程序设计 考核要求 理解指令系统的概念及指令格式。掌握常用的寻址方式并能熟练地使用它们。掌握常用指令的格式、功能和使用方法，分析各种指令执行后的结果。掌握指令对状态标志的影响。掌握常用伪指令的格式和功能。掌握汇编语言源程序的构成，熟练掌握汇编语言程序上机调试运行过程。理解程序的三种基本结构，能够使用汇编语言解决常见的问题。 1. 8086语言指令的寻址方式有哪几类?用哪一种寻址方式的指令执行速度最快?数据操作数的寻址方式有七种，分别为：立即寻址，寄存器寻址，直接寻址，寄存器间接寻址，寄存器相对基址变址和相对基址变址寻址。其中寄存器寻址的指令执行速度最快。 立即>寄存器>直接>间接 2. 解释助记符、汇编语言、汇编语言程序、汇编程序的含 助记符：人们采用便于记忆、并能描述指令功能的符号来表示机器指令操作码，该符号称为指令助记符。汇编语言：用助记符表示的指令以及使用它们编写程序的规则就形成汇编语言。汇编语言程序：用汇编语言书写的程序就是汇编语言程序，或称汇编语言源程序。汇编程序：汇编语言源程序要翻译成机器语言程序才可以由处理器执行。这个翻译的过程称为“汇编”，完成汇编工作的程序就是汇编程序（MASM.EXE）。 主程序 DATA SEGMENT DATA ENDS CODE SEGMENT ASSUME CS:CODE, DS:DATA,ES:DATA, SS:STACK START: MOV AX, DATA MOV DS, AX ; 过程..... 子程序名 PROC NEAR ; 过程..... RET 子程序名 ENDP ; 结束子程序 ; 过程..... MOV AH, 4CH INT 21H CODE ENDS END START 第四章 存储器系统及设计 考核要求 理解存储器三级存储体系的构成：外存、内存、高速缓冲存储器的概念。掌握存储器的性能指标，半导体存储器的分类。理解静态与动态存储器的构成及其特点。掌握典型的存储芯片（SRAM 6264、DRAM 2164A）的引脚构成。了解高速缓冲存储器。 简述半导体存储器的主要技术指标。存储容量。存储器可以存储的二进制信息总量称为存储容量。存储容量有两种表示方法： 位表示方法。以存储器中的存储地址总数与存储字位数的乘积表示。如1K×4位，表示该芯片有1K个单元（1K＝1024），每个存储单元的长度为4个二进制位。字节表示方法。以存储器中的单元总数表示（一个存储单元由8个二进制位组成，称为一个字节，用B表示）。如128B，表示该芯片有128个单元。存储速度。存储器的存储速度可以用两个时间参数表示，一个是“存取时间”，定义为从启动一次存储器操作到完成该操作所经历的时间；另一个是“存储周期”，定义为启动两次独立的存储器操作之间所需的最小时间间隔。 可靠性。存储器的可靠性用平均故障间隔时间MTBF来衡量。MTBF越长，可靠性越高。 性能/价格比。这是一个综合性指标，性能主要包括上述三项指标：存储容量、存储速度和可靠性，对不同用途的存储器有不同的要求。 cpu、cache、 主存外存关系 CPU可直接用指令对内存储器进行读/写访问。为/解决和协调容量、速度、价格之间的矛盾，在主存和CPU之间增加速覆 更高、但容量较小的高速缓冲存储器（cache）来提高CPU的存取速度。外存的容量破大，每单位存储容量的相对价格最低，但访问速度也是较慢的。 存储器采用分段方法进行组织有哪些好处? 8086微处理器CPU中寄存器都是16位，16位的地址只能访问大小为64KB以内的内存。8086系统的物理地址由20根地址线形成，怎样用16位数据处理能力实现20位地址的寻址呢？要做到对20位地址空间进行访问，就需要两部分地址，在8086系统中，就是由段地址和偏移地址组成的。而这两个地址都是16位，将这两个地址采用相加的方式组成20位地址去访问存储器。 在8086系统的地址形成中，当段地址确定后，该段的寻址范围就已经确定，其容量不大于64KB。同时，通过修改段寄存器的内容，可达到逻辑段在整个1MB空间中浮动。各个逻辑段之间可以紧密相连，可以中间有间隔，也可以相互重叠。 采用段基址和偏移地址方式组成物理地址的优点是：满足对8086系统的1MB存储空间的访问，同时在大部分指令中只要提供16位的偏移地址即可。 在对存储器芯片进行片选时，全译码方式、部分译码方式和线选方式各有何特点? 全译码方式：存储器芯片中的每一个存储单元对应一个唯一的地址。译码需要的器件多；部分译码方式：存储器芯片中的一个存储单元有多个地址。译码简单；线选：存储器芯片中的一个存储单元有多个地址。地址有可能不连续。不需要译码。 什么是RAM和ROM？ RAM和ROM各有什么特点？ RAM是随机存储器，指计算机可以随机地、个别地对各个存储单元进行访问，访问所需时间基本固定，与存储单元的地址无关。ROM是只读存储器，对其内容只能读，不能写入。与RAM相比，其信息具有非易失性，即掉电后，ROM中的信息仍会保留。 简述存储器扩展的类型。 位扩展：当存储器的容量要求与芯片的容量相同，但位数不同，就需要进行位上扩展。字扩展：当存储器的位数与芯片的相同，但是容量不足时，就需要在字上扩展。字位同时扩展：是指在内存容量和数据位长宽两个方向上同时扩展。当需要组成的内存容量为M×N时，若已有芯片为m×n，所需芯片数＝（M∕m）×（N∕n）。 8086系统中的存储器为什么要采用分段结构？有什么好处？8086CPU中的寄存器都是16位的，16位的地址只能访问64KB的内存。086系统中的物理地址是由20根地址总线形成的，要做到对20位地址空间进行访问，就需要两部分地址，在8086系统中，就是由段基址和偏移地址两部分构成。这两个地址都是16位的，将这两个地址采用相加的方式组成20位地址去访问存储器。 在8086系统的地址形成中，当段地址确定后，该段的寻址范围就已经确定，其容量不大于64KB。同时，通过修改段寄存器内容，可达到逻辑段在整个1MB存储空间中浮动。各个逻辑段之间可以紧密相连，可以中间有间隔，也可以相互重叠（部分重叠，甚至完全重叠）。采用段基址和偏移地址方式组成物理地址的优点是：满足对8086系统的1MB存储空间的访问，同时在大部分指令中只要提供16位的偏移地址即可。 8086存储器中存放数据字时有“对准字”和“非对准字”之分，请说明它们的差别。 一个16位的数据字是按照低地址存放低位数据、高地址存放高位数据来存放的。若16位数据的低8位存放在偶地址，则该数据字就是“对准字”，否则就是“非对准字”。主要差别是CPU读取和存储数据字时，如果是对准字，只需要一次读写操作即可，而非对准字就需要两次读写操作才能实现一个数据字的存取。 比较SRAM和DRAM特点 SRAM 特点： 存储的数据信息只要不断电，就不会丢失：不需要定时刷新，简化了外部电路o相对动态RAM,存取速度更快。内部电路结构复杂，集成度较低，功耗较大，制造价格成本较高。一般用作高速缓冲存储器(cache)。 DRAM的特点主要有： 集成度高、功耗小，制作成本低，适合制作大规模和超大规模集成电路，微机内存储器几乎都是由DRAM组成。由于电容存在漏电现象，存储的数据不能长久保存，因此需要专门的动态刷新电路，定期给电容补充电荷，以避免存储数 据的丢失或歧变。 半导体存储有哪几类？简述区别 按存储方式分：半导体分随机存储器RAM，包括静态RAM和动态RAM。只读存储器，包括掩膜、可编程只读存储器、可擦除只读存储器、电可擦除只读存储器。RAM在程序执行过程中能够通过指令随机访问每个存储器的地址进行读写操作，一般来说RAM中存储的信息会在断电后丢失，是一种易失性存储器，RAM的主要用途是存放中间结果，与CPU或外设交换信息。ROM在微机系统中，只能对其进行读操作，不能随机的进行写操作。断电后ROM中的信息不会丢失，具有非易失性。ROM通常存放相对固定不变的数据。根据制作工艺的不同，RAM主要有双极型和MOS型，双击型主要是具有存储块，集成度低，功耗大，成本高，而MOS型集成度高，功耗低，价格低。 简述存储系统的层次结构以及各存储器部件的特点 为解决容量，速度和价格的矛盾，存储系统采用了金字塔层次结构，单位价格和速度自上而下逐层递减，容量自上到下逐层加。存储系统的各层存储器件依次是：cpu寄存器、高速缓存、主存储器（RAM/ROM）辅助存储器（磁盘，光盘）。cpu存储器和高速缓存器集成在cpu芯片上，对用户来说，是透明的，它们用于暂存主存和处理器交互的数据，以减少频繁读取 主存而影响处理器运行速度。主存储器和处理器直接交换数据，而辅存储器必须经过主存储器才能和处理器进行数据交换。 第五章 常用芯片的接口技术 考核要求 了解微机并行通信的基本概念，了解在并行通信过程中“联络”信号及其作用，理解并行通 信（并行输入和输出）的实现过程。掌握并行接口 8255A 的内部结构与引脚结构，了解 8255A 的功能特性。掌握 8255A 的方式控制字和 C 口的按位置位/复位控制的格式及使用。重点掌握 8255A 的工作方式 0 和方式 1，掌握 8255A 与系统总线及外设的连接方法。了解计数/定时的具体应用，理解计数/定时的实现原理。掌握定时/计数器 8253 的内部结构与引脚结构，掌握其工作原理。 串行通信并行通信的优缺点 并行通信适宜于近距离的数据传送，通常小于30米：而串行通信适宜于远距离的数据传送可以从几米到数千公里；并行通信传送数据的速度比串行通信快得多：在远距离传送中通信线路的费用占很大的比重，因而串行通信的费用由于传送线少而比并行通信的费用低得多 同步传输和异步传输 同步传输方式中发送方和接收方的时钟是统一的，异步传输不要求发送方和接收方的时钟完全一样。异步传输是面向字符的传输，而同步传输面向的是比特。异步传输在发送字符时，所发字符之间的时间间隔时任意的，必须给每个字符加上起始位和结束位，以便接收端能够的接收每一个字符，而同步不允许有间隙，在传输的字符的信息桢的起始加上同步字符。异步传输对时序的要求低，而同步传输通过特定的时钟线路协调时序。异步传输设备成本低，简单，但是效率低。 I/O接口有何作用计算机上有哪些接口如何使I/O接口卡与主板相连接 ·计算机I/O接口是连接计算机和外部设备的纽带和桥梁，它主:要用于协调和控制计算机与外设之间的信息流通和交换。功能包括：速度匹配，数据的缓冲和格式的转换，地址译码等功能。目前，计算机主板上•般包括串行通讯口、并行打印口、硬盘驱动器接口、光驱接口、USB接口等。如显示器适配翳、网长、声卡等I/O接口卡一般通过总线插槽与主板相连。 端口独立编址有哪些特点?和统一编址的区别是什么? 输入/输出指令和访问存储器的指令明显区分开，使程序清晰，可读性好；而且I/O指令长度短，执行的速度快，也不占用内存空间，I/O地址译码电路较简单。不足之处是CPU指令系统中必须有专门的IN和OUT指令，这些指令的功能没有访问存储器的指令的功能强；I/O端口数目有限。另外，CPU要能提供区分存储器读/写和I/O读/写的控制信号。独立编址对CPU有特殊要求，需要CPU的指令系统中包含有访问存储器指令和访问外设指令以及专门的访问内存操作和外设操作控制逻辑。 一般接口电路中应具有哪些电路器件？ 输入输出数据的锁存器和缓冲器，用于解决CPU和外设之间速度不匹配的矛盾，以及起隔离和缓冲的作用。控制命令寄存器和状态寄存器，以存放中央处理器对外设的控制命令以及外设的控制状态信息。地址译码器，用来选择接口电路的不用端口。读写控制逻辑中断逻辑 接口电路与外部设备之间传送的信号有哪几种？传送方向为怎样？ 数据信号：对输入设备，数据信号是从外设通过接口送往总线，对输出设备是从总线发往外部设备；状态信号：状态信号表明外部设备当前的工作状态，用来协调CPU与外设之间的操作；状态信号是从接口发往总线；控制信号：控制信号是CPU向外设发出的命令，它制定设备的工作方式，启动或停止设备。控制信号从CPU通过接口发向外部设备 什么是接口?接口的功能是什么?接口是连接外部设备与微型计算机的逻辑电路。 解决CPU与外设工作速度不匹配的问题；解决CPI.与外 设工作时序配合问题；实现信息格式转换；解决信息类型与信号电平匹配的问题；地址译码并与外设联络。 常用接口芯片 可编程中断控制器：8259A可编程计数器/定时器：8253可编程并行通信接口芯片：8255A可编程串行异步通信接口芯片：8250DMA控制器：8237A 如果CPU通过8255A端口C的某一条线向外部输出连续的方波信号。说出两种实现方法。 8255A 工作于方式 0 时，端口 C 可以指定为输出。每隔 1/2 方波周期改变其中一位的状态，其它位不变。就可以通过端口 C 的某一条线输出连续的方波。用对端口 C 某一位置位/复位的方法实现。即每隔 1/2 方波周期时间，对端口C 的某一位交替进行置位、复位，即可从端口 C 的某一条线输出连续的方波。 6. 查询式传送方式有什么优缺点?中断方式为什么能弥补查询方式的缺点? 查询传送方式CPU通过程序不断查询相应设备的状态，状态不符合要求，则CPU需要等待；只有当状态信号符合要求时，CPU才能进行相应的操作。中断方式提高了计算机系统中信息处理的并行和处理器效率，中断可以实现同步操作，实时处理等功能。 CPU与外设进行信息传递的方式有哪些？ 无条件传送方式：优点：程序简单，所需要的硬件和软件都比较少、传送速度快。程序查询传送方式：优点：硬件线路简单，程序易于实现；缺点是CPU利用率低下，实时性差；中断传送方式：特点：实现CPU与外设并行工作，大大提高了CPU的效率；DMA方式：优点：不需要CPU干涉，由硬件实现存储器与外设之间交换数据，速度快，使用于大批量的数据传送，缺点；需要配备专用芯片。 7. 简述DMA传送的过程。 一次DMA传送过程由传送前的预处理、数据传送、传送结束3个阶段组成。预处理是由CPU完成的。当CPU执行到读写I/O设备调用语句时，启动DMA传送过程，向DAM卡送入设备识别信号、启动设备，测试设备运行状态，送入内存地址初值，传送数据个数，DMA的功能控制信号等，之后，CPU继续执行原来程序。数据传送在DMA卡控制下自动完成。DMA卡向CPU发出请求总线使用权的信号，若总线空闲，总线控制器将送响应回答信号给DMA卡，DMA卡取得总线使用权，清“0”DMA请求触发器以撤消请求总线的信号，并启动数据传送过程。DMA在传送过程中还要完成对内存地址计数器和数据数量计数器的计数操作，并通过检查数据数量计数器是否为0，决定要启动下一次传送，还是结束本批全部数据的传送过程。传送结束处理，是由数据数量计数器的值为0引发出来的。当数据数量计数器的值为0时，DMA将向CPU发出中断请求信号，CPU响应这一请求后，转入中断服务程序；检查是否结束数据传送。 8. 叙述用 DMA 方式传送单个数据的全过程 接口准备就绪，通过 DMA 控制器发向 CPU 发 DMA 请求；CUP 接到信号后响应 DMA 请求，DMA 获得总线控制权；DMA 控制器中地址寄存器的内容送到地址总线上，确定要传输的数据块；执行 DMA 传送；撤消总线请求，CPU 收回总线控制权 简述中断传送方式和DMA传送相比有什么不同？ 中断方式通过程序实现数据传送，而DMA方式不使用程序直接考硬件来实现，信息速度快；CPU对中断的相应是在执行一条语句之后，而对DMA的相应则可以在指令执行过程中的任何两个存储周期之间，请求响应快；中断方式必须进行切换程序，要进行保护和恢复操作，DMA仅挪用了一个总线周期，不改变CPU现场，额外花销小；DMA请求的优先权比中断请求高，CPU优先相应DMA请求，是为了避免DMA所连接的高速外设丢失数据；中断方式不仅具有I/O数据的传送能力，而且还能处理异常事件，DMA只进行I/O数据传送。总而言之，在进行I/O控制时，DMA控制方式速度快，但程序中断控制方式的应用范围比DMA控制方式广。 第六章 中断系统与可编程中断控制器8259A 考核要求 了解外设为什么不能直接与总线连接，接口起什么作用，了解接口完成的功能。掌握接口内部基本组成；掌握端口的概念，明确端口与接口的关系；掌握端口的 2 种编址方 式及各自特点。掌握常用的输入/输出方法，理解其各自特点及应用场合。要求深入理解条件传送方式和中 断传送方式的区别。要求深入理解中断的概念，掌握中断全过程包含的步骤，掌握 8086CPU 响应中断的条件及响 应过程，理解中断服务程序的一般构成。了解 8086 系统中断源的分类，掌握 8086CPU 对它们的管理方法。了解中断控制器 8259A 的基本结构与工作原理。 什么是中断源以及区分方法？ 引起中断的原因或发出中断请求的来源识别方法 每个中断源都有一体哦啊中断请求信号，且固定一个中断服务程序入口地址，CPU一旦监测到某条信息线有中断请求，进入相应的中断服务程序。向量中断，使用向量中断的中断源，除了能传输中断外还能在CPU响应了它的中断请求信号后输出一个向量，CPU根据这个中断向量能够获得该中断程序的入口从而为其服务。 什么是中断响应？ 中断响应时当CPU接受到中断请求时，暂停当前程的运行，保存断点地址，找到中断服务程序的入口地址，准备执行中断服务。 向CPU中断请求但CPU不响应，原因是什么？CPU处于关中断状态； 中断请求被屏蔽； 该中断请求时间过短，未能保持到指令周期； CPU已经释放总线及响应了DMA请求，未收获总线控制权； CPU响应中断处理过程？ 中断请求中断判优中断响应中断处理中断返回 8086内部中断的种类和特点？ 内部中断又称软件中断，只能通软件调用，不可屏蔽中断包括溢出中断、除法出错中断、单步中断、INT指令中断，断点中断中断类型码或包含在指令中或是预先规定的不执行INTA总线周期除单步中断外，任何内部中断都无法禁止除单步中断外，任何内部中断优先级都比外部高 简述查询传送方式的原理，与查询方式相比，中断传送有什么优点？ 查询传送方式在传送数据前先查询外设的状态，当外设没有准备好，CPU执行I/O指令传送数据；若未准备好时，则CPU等待。优点：能较好得协调外设与CPU之间的定时关系，因而比无条件传送方式容易实现精准传送。缺点：该方式需要不断的查询外设的状态，大量时间花费在等待循环中，当主机与中、低速外设交换信息时，大大降低CPU的利用率。中断传送优点：提高CPU的效率；CPU与外设、外设与外设之间能并行工作。 1. 简述可屏蔽中断和非屏蔽中断、内部中断和外部中断的区别。 受中断标志位控制的可进行允许或禁止操作的中断，称为可屏蔽中断；必须立刻响应的中断请求，如电源掉电、机器故障等，不受中断标志位控制的中断称非屏蔽中断。内部中断是指中断源来自主机内部，如运算出错、程序调试和软件中断等；部中断来自主机之外，往往通过 CPU 的中断请求引脚引入主机，如外部设备、实时时和硬件故障产生的中断等。 2. 8259A配合CPU完成哪些任务，内部寄存器有什么用 多个外部中断源通过8259A连接到CPU芯片的IXTR输入端，8259A区分中断向量，判定并管理各中断源的优先级等。向CPU 发出中断请求信号，接受CPU的中断回答信号并提供中断类型码。 中断请求寄存器IRR, 存放外部的中断请求情况，具有锁存功能。中断屏蔽寄存器IMR, 存放中断屏蔽信息。正在服务寄存器ISR, 保存正在被服务的中断请求的情况。 3. 8259A的基本组成有： IRR, 8位中断请求寄存器，用来存放从外设来的中断请求信号IR0 ~ IR7;IMR, 8位中断屏蔽 寄存器，用来存放CPU送来的屏蔽信号；ISR, 8位中断服务寄存器，用来记忆正在处理中的中断级别；PR，优先级判别器, 也称优先级分析器；控制逻辑；数据总线缓冲器；读/写逻辑；级联缓冲器/比较踞。其中，IRR、IMR、ISR、PR和控制 逻辑五个部分是实现中断优先管理的核心部件。 二、8086引脚 1. 模式切换M N / M X ‾ MN / \overline{MX} MN/MX (Minimum / Maximum mode control，模式控制信号，输入) 为高电平，表示 CPU 工作在最小模式系统中, 为低电平，表示 CPU 工作在最大模式系统中。 2. 两种模式共享的引脚信号A D 15 〜 A D 0 A D_{15} 〜 A D_0 AD15〜AD0 ( Address Data Bus,地址/数据复用线，双向、三态 ) 分时复用的地址数据总线。传送地址时以三态输出，传送数据时可以以双向三态输入/输出。 A 19 / S 6 〜 A 16 / S 3 A_{19} / S_6 〜 A_{16} / S_ 3 A19/S6〜A16/S3 (Address/Status，地址状态复用总线，双向、三态） 分时复用的地址/状态线。作为地址线用时$AD _ {15} 〜 AD _ 0 和 和 和 A _ {19} 〜 A _ {16} 起 构 成 访 问 存 储 器 的 20 位 物 理 地 址 当 C P U 访 问 I / O 端 口 时 ， 起构成访问存储器的 20 位物理地址当 CPU 访问 I/O 端口时， 起构成访问存储器的20位物理地址当CPU访问I/O端口时， A _ {19} 〜 A _ {16} 保 持 为 “ 0 ” （ 低 电 平 ） 。 作 为 状 态 线 用 时 ， 保持为 “0 ”（低电平）。作为状态线用时， 保持为“0”（低电平）。作为状态线用时，S_6 〜 S_3 作 为 状 态 线 用 时 ， 其 中 作为状态线用时，其中 作为状态线用时，其中S_3 和 和 和S_4$表示当前使用的段寄存器名。 S 4 S_4 S4 S 3 S _ 3 S3段寄存器00ES01SS10CS或未使用任何段寄存器（I/O、INT）11DS$ \overline{BHE}/S7 $ ( Bus High Enable/Status，高8位数据总线允许/状态复用引脚，输出、三态，低电平有效) 表示当前高 8 位数据总线上的数据有效。当读/写存储器或据 I/O 端口以及中断响应时，与$ \overline{BHE}/S7 $地址线 A D 0 A D 0 AD0 配合表示当前总线使用情况，如下表所示。非数据传送期间， S 7 S_7 S7输出状态信息，低电平有效，在 CPU 处于保持响应期间被设置为高阻抗状态。 $ \overline{BHE}/S7 $ A D 0 A D 0 AD0总线使用情况0016位数据总线01高8位数据总线上进行字节传送10低8位数据总线上进行字节传送11无效R D ‾ \overline{RD} RD( Read，读信号，三态输出，低电平有效) R E A D Y R E A D Y READY (准备就绪信号，由外部输入，高电平有效 ） 用来使 CPU 和低速的存储器或 I/O 设备之间实现速度匹配的信号。当 R E A D Y R E A D Y READY 为高电平时表示 CPU 访问的存储器或 I/O 端口已准备好传输数据，可立即进行一次数据传输。当 R E A D Y R E A D Y READY 无效时，要求 CPU 插入一个或多个等待周期 $T w $ ，直到 R E A D Y R E A D Y READY 信号有效为止。 $I N T R $ (Interrupt Request，可屏蔽中断请求信号，输入） 中断请求信号（由外部输入，电平触发，高电平有效）。 有效时，表示外部设备向 CPU 发出中断请求，CPU 在每条指令的最后一个时钟周期对 I N T R INTR INTR进行测试。一旦测试到有中断请求，并且当中断允许标志 IF = 1 时，则暂停执行下条指令，转入中断响应周期。 N M I NMI NMI (Non-Maskable Interrupt Request，不可屏蔽中断请求信号，输入，边沿触发，正跳变有效） N M I NMI NMI 不受中断允许标志的限制，CPU — 旦测试到 N M I NMI NMI 请求信号，待当前指令执行完，就自动从中断入口地址表中找到类型 2 中断服务程序的入口地址，并转去执行。 N M I NMI NMI 是一种比INTR 高级的中断请求，不受 IF 标志位的控制，也不能用软件进行屏蔽。 N M I NMI NMI 中断经常由电源掉电引起 R E S E T R E S E T RESET （复位信号由，外部输入，高电平有效） 至少要保持4 个时钟周期的高电平，才能停止时钟周期的现行操作。CPU 接收到该信号后，停止进行操作，并对寄存器 FR 、IP、DS 、SS 、ES 及指令队列清零，而将 CS 设置为 FFFFH 。当复位信号变为低电平时，CPU 从 FFFF0H（FFFF:0000H） 开始执行程序。由此可见，采用 8086 CPU 计算机系统的启动程序就保持在开始的存储器中。当变为低电平是，CPU重新启动执行程序。 3. 最小模式下引脚W R ‾ \overline{WR} WR (Write，写信号，三态输出，低电平有效) 表示当前 CPU 正在写存储器或 I/O 端口。 $M/\overline{IO} $ (Memory/input and output，存储器或输入输出操作选择信号，输出、三态) 存储器或 I/O 端口访问信号（三态输出）。为$M/\overline{IO} $ 高电平时，表示当前 CPU 正在访问存储器； $M/\overline{IO} $ 为低电平时，表示当前 CPU 正在访问 I/O 端口。 在DMA（direct memory access）方式下，$M/\overline{IO} $ 为高阻状态$\overline{DEN} $ (Data Enable，数据允许信号，三态输出，低电平有效) 在最小模式系统中作为数据收发器 8286 / 8287 的选通信号。它在每一次存储器访问、I/O访问或中断响应周期有效。 在DMA（direct memory access）方式下，为高阻状态$DT/\overline R $ (Data Transmit/Receive)：数据发送/接收控制信号（三态输出） 在最小模式系统中用来控制数据收发器 8286 / 8287 的数据传送方向。 当 为$DT/\overline R $高电平时，表示数据从 CPU 向外部输出，即完成写操作； $DT/\overline R $为低电平时，表示数据从外部向 CPU 输入，即完成读操作。 $\overline{INTA} $ ( Interrupt Acknowledge，中断响应信号，向外部输出，低电平有效 ) 表示 CPU 响应了外部发来的 INTR 信号。在中断响应总线周期，它可作为选通信号。 A L E A L E ALE (Address Latch Enable，地址锁存允许信号，向外部输出，高电平有效） 在最小模式系统中作为地址锁存器 8282 / 8283 的片选信号。ALE 输出有效电平（实际上是一个正脉冲），以表示当前地址 / 数据、地址 / 状态复用总线上输出的是地址信息，并利用它的下降沿将地址锁存到锁存器。ALE 信号不能浮空。 $H O L D $ (Hold Request，总线请保持请求信号，输入，高电平有效） 向 CPU 请求使用总线。 最小模式下系统中除了主 CPU 以外的其他总线控制器（如 DMA 控制器）申请使用系统总线的请求信号。 H L D A H L D A HLDA (Hold Acknowledge，总线保持响应信号，输出，高电平有效） 对$H O L D $ 的响应信号，当 CPU测得$H O L D $脚为高电平，如果 CPU又允许让出总线，就在当前总线周期结束时，使 H L D A H L D A HLDA 有效，表示响应这一总线请求，CPU 放弃对总线的控制权，并立即使 3 条总线都置为高阻状态。CPU 中的 EU 可以继续工作到下一次要求使用总线为止。申请使用总线的控制器在收到 H L D A H L D A HLDA 信号后，就获得了总线控制权。在此后的一段时间内， H L D A H L D A HLDA 和$H O L D $ 均保持高电平。当获得总线使用权的其他控制器用完总线后，使 H L D A H L D A HLDA 变为低电平表示放弃对总线的控制权，CPU 只有当 $H O L D $ 无效时，才将 H L D A H L D A HLDA 置成无效，并且收回对总线的使用权，继续自己的操作。 三、8253 8253内部有那些寄存器，各寄存器的作用是什么？ 8位的控制寄存器：初始化，将控制字写入该存储器；16位的计数器初值寄存器，初始化时写入该计数器的初始值，其最大初始值为0H；16位的减一计数器，计数器的初值由计数初值寄存器送入到减法计数器，当计数输入端输入一个计数脉冲时，减法计数器内容减一；16为的输出锁存器用开锁存技术脉冲时，减法计数器内容减一。 8253中CLK,OUT,GATE的功能？ C L K CLK CLK为计数输入脉冲信号，用于输入定时基准脉冲或计数脉冲。 O U T OUT OUT为定时时间到/计数结束输出信号，在不同的工作模式下，可以输出不同的波形。 G A T E GATE GATE为控制计数器工作的门控信号，用于启动或禁止计数器的操作根，据工作方式的不同分为高电平触发计数和正脉冲触发计数。
方式0 计数结束中断
计数器写完计数值时，开始计数(软件触发)，相应的输出信号OUT就开始变成低电平。当计数器减到零时，OUT立即输出高电平。门控信号高电平时，计数器工作；为低电平时，计数器停止工作，计数值保持不变。在计数器工作期间，如果重新写入新的计数值，计数器将按新写入的计数值重新工作。
方式1 可编程单稳脉冲
写入计数初值后，计数器开始工作。门控信号GATE上升沿有效，才开始工作(硬件触发)，使输出OUT变成低电平，直到计数器减到0后，输出才变高电平。 在计数器工作期间，当GATE又出现一个上升沿时，计数器重新装入原计数初值并重新开始计数。 如果工作期间对计数器写入新的计数初值，则要等到当前的计数值记满回零且门控信号再次出现上升沿后，才按新写入的计数初值开始工作。 方式2是一种具有自动装入时间常数(计数初值N)的N分频器。 特点：一次设置计数初值，计数器可自动重复进行减“1”操作，减“1”计数回“0”，可以输出端输出一负脉冲信号。 写入计数初值后，GATE为高开始工作，计数器为0时，OUT输出一个时钟脉宽的负脉冲后自动回复高电平；同时自动重新装入原计数初值，反复计数。 如果工作期间对计数器写入新的计数初值，则要等到当前的计数值记满回零后，才按新写入的计数初值开始工作。 在计数器工作期间，当GATE为低则停止计数，待GATE恢复后计数器重新装入原计数初值并重新开始计数。 
方式3 方波输出(周期性方波输出)
方式3工作方式与方式2基本相同，也具有自动装入时间常数(计数初值)的功能。 不同之处在于：工作在3方式，引脚OUT输出的不是一个时钟周期的负脉冲，而是占空比为1:1或近似1:1的方波。当计数值为偶数时，输出在前一半的计数过程中为高电平，在后一半的计数过程中为低电平；为奇数时高电平比低电平宽一个时钟脉冲。 
方式4 软件触发选通
此方式设定后，输出OUT就开始变为高电平，GATE为高时，当写完计数值后开始计数。当计数器减到零后，OUT输出一个宽度为一个时钟脉冲的负脉冲，然后恢复高电平，并一直保持高电平。 门控信号GATE为高电平时，计数器工作，为低电平时，计数器停止工作，恢复为高电平后计数器又从原装入的计数初值开始减1工作。 在计数器工作期间，如果重新写入新的计数初值，不影响当前计数状态，仅当当前计数值记完后，计数值才按写入的计数值工作 
方式5 硬件触发选通
方式5的工作特点是由GATE上升沿触发计数器开始工作。 在方式5工作方式下，当写入计数初值后，计数器并不立即开始计数，而要由门控信号的上升沿启动计数。 在计数过程中(或者计数结束后)，如果门控信号再次出现上升沿，计数器将从原装入的计数初值重新计数。 
特点总结
置方式字时，起到逻辑复位的功能。GATE信号的有效形式：
方式0、方式4： 电平控制方式1、方式5： 上升沿触发（硬件触发）方式2、方式3： 电平与上升沿都起作用 CR内容装入计数单元CE的时刻.
方式0、方式4： 写时常数方式1、方式5： 硬件触发方式2、方式3： 写时常数、硬件触发和自动重装 计数最大值为0 （即2^16），在方式0、1、4、5下，CE计数到。后,并未停止计
四、8255
1. 方式选择控制字 与 c口控制字
方式0：简单输入输出方式—— 程序控制方式、无条件传送、查询方式 A/B/C端口均可以在该方式下工作 方式1：选通输入输出方式——中断方式 A/B端口可以在该方式下工作，此时C口作为联络信号配合AB 方式2：双向输入输出方式——中断方式 A端口可以在该方式下工作，此时c口5位做控制信号配合A工作 |
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