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Verilog 主要用于数字电路设计的描述，但不是所有的描述方式都可以被综合成实际的硬件电路。例如一些用于仿真验证的关键字，属于仿真验证语言，只能在仿真时使用，不能被综合成电路，如系统任务 $dsiplay, initial 语句等。所以使用 Verilog 设计数字电路时，一定要注意电路的可综合性。testbench 可以随心所欲，只要能构造出需要的仿真激励条件即可。 下面是一些记录 可综合与不可综合结构所有综合工具都支持的结构 结构类型关键字描述端口信号inout，input，output端口信号只有 3 种参数parameter, localparam—信号变量wire, reg, tri, integer—模块module—门级原语and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，supply0，supply1直接调用例化即可例化—支持模块例化、门级原语例化等函数与任务function, task支持不含时序结构的表述连续赋值assign不支持带有延迟的表述过程赋值always, begin, end可设计时序逻辑或组合逻辑条件语句if, case, default条件中不能包含"z"或"x"的比较循环语句for, while, foreverwhile, forever 必须包含 @(posedge clk) 或 @(negedge clk), 避免组合逻辑回路边沿触发negedge，posedge—操作符—支持除 “===” 与 “!==” 以外的所有操作符所有综合工具都不支持的结构 结构类型关键字描述变量类型time仿真时使用的时间型变量系统任务—大多数系统任务都是辅助仿真，不能综合为实际电路例如 $display, $fopen, $finish 等。过程结构initialinitial 常用作仿真时信号赋初值操作或控制激励信号的时序并行语句fork, join常用作仿真时并行结构的描述always @(posedge clk) 描述的并行结构可综合延迟语句#所有带延迟标志"#"的表述均不可综合但仿真时电路中会有延时，综合时也不会报错电平敏感触发wait多用于仿真中信号的检测启动强制赋值和释放force, release多用于仿真中阻断其他驱动源，对信号进行强制赋值综合工具可能支持的结构 结构类型关键字描述x/z 条件语句casex, casez有些综合工具能识别该语句中的非"x/z"比较逻辑不同强度的线网wand，triand，wor，trior当信号有多个驱动源时需要使用但现在数字设计基本摒弃了这些变量类型实数变量real往往用于仿真时的精确计算过程终止disable终止过程块执行，大多数综合工具不支持该命令循环语句repeat, while, foreverrepeat 常用作仿真中语句循环执行固定次数while, forever 循环次数为常量时也可能可综合用户自定义原语UDP其实目前大多数综合工具都支持 UDP只是某些古老的综合工具不会识别过程连续赋值assign, deassign工具大多不支持该操作下 reg 数据类型的综合支持该操作下 wire 数据类型的综合 可综合设计建议 使用 Verilog 进行数字设计时，需要遵循以下原则：可综合的结构可大胆使用，不可综合的结构仿真中使用，有些综合工具支持有些不支持的结构尽量不使用。除非某些特殊设计，例如 clkgate, 时钟切换等电路等，否则设计中不要编写潜在的会被综合成 Latch 的逻辑。变量声明时不要学 C 语言格式对寄存器变量进行赋初值操作。仿真时变量会有设置的初值，综合后寄存器初值是不确定的。如果信号初值会影响逻辑功能，则仿真过程可能会因验证不充分而错过查找出逻辑错误的机会。所有内部寄存器都应该使用复位进行赋初值操作，以确保系统复位时各寄存器都有稳定的状态。因为没有复位端，综合后电路中寄存器的初始值不能确定，可能会导致功能错误。组合逻辑使用阻塞赋值，时序逻辑使用非阻塞赋值。组合逻辑一般使用连续赋值语句 assign 描述，always 描述的电路也能被综合成组合逻辑，例如"与逻辑"可以描述如下： reg F ; //注意一定要是 reg 型变量 always @（*） begin F = A & B ; end always 语句中被赋值的信号一定要声明为 reg 型，在组合逻辑中该 reg 变量会被综合成线网，在时序逻辑中该 reg 变量会被综合成触发器。同一个变量不能受多个时钟（或 always 块）控制，也不能受时钟的双边沿控制。此类描述也是不可综合的。避免设计中出现 X 或 Z 值，因为综合工具只能识别 0 或 1 的逻辑值。 避免锁存Latch 的主要危害有： 1）输入状态可能多次变化，容易产生毛刺，增加了下一级电路的不确定性；2）在大部分 FPGA 的资源中，可能需要比触发器更多的资源去实现 Latch 结构；3）锁存器的出现使得静态时序分析变得更加复杂。Latch 多用于门控时钟（clock gating）的控制，一般设计时，我们应当避免 Latch 的产生。 为避免 latch 的产生，在组合逻辑中，需要注意以下几点： 1）if-else 或 case 语句，结构一定要完整2）不要将赋值信号放在赋值源头，或条件判断中3）敏感信号列表建议多用 always@(*) |
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