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4.4.5 顶层文件设计
设计好各一阶环路的各功能模块后，顶层文件的设计变得十分简单，只需将各功能模块连接起来即可。 在 FPGA 工程界面中依次单击“ File→New”菜单，在弹出的界面中依次选中“ Design Files →Verilog HDL File”选项，生成 Verilog HDL 类型的空文件。为便于管理，本书所有实例均将 Verilog HDL 源文件存入在工程目录下的 source 文件夹下。下面是顶层文件的程序清单。
//PllOneOrder.v 程序清单
module PllOneOrder (
rst,clk,din,
dout);
input rst; //复位信号
input clk; //系统时钟： 8 kHz
input signed[9:0] din; //输入信号
output signed[9:0] dout; //相干载波输出
//NCO 初始频率常量(400Hz)
parameter START_FREQUENCY = 35'd1717986918;
//输入信号同步及限幅处理后的信号
reg signed[9:0] din_d;
//NCO 核接口
wire signed[9:0] nco_sin;
wire signed[9:0] nco_cos;
wire nco_rst_n;
wire nco_clken;
//鉴相乘法器输出
wire signed[19:0] pd_mult_out;
//鉴相滤波器接口
wire pd_filter_rst_n;
wire pd_filter_sink_valid;
wire pd_filter_source_ready;
wire pd_sink_ready_nc;
wire pd_filter_source_valid_nc;
wire [1:0] pd_filter_sink_error;
wire [1:0] pd_filter_sour
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