XDC约束技巧之IO篇（下）

XDC

约束技巧之

IO

篇（下）

XDC

约束技巧之

CDC

篇

继《

XDC 

约束技巧之

 I/O 

篇（上）

》详细描述了如何设置

 Input 

接口约束后，我们接着来聊聊怎样设置

Output 

接口约束，并分析

UCF 

与

 XDC 

在接口约束上的区别。

本文摘自《

Vivado

使用误区与进阶》，作者为

Xilinx

工具与方法

学应用专家

Ally Zhou

。

FPGA 

做

 Output 

的接口时序同样也可以分为系统同步与源同步。

在设

置

XDC 

约束时，总体思路与

Input 

类似，只是换成要考虑下游

器件的时序

模型。另外，在源同步接口中，定义接口约束之前，需要

用

 create_generated_clock 

先定义送出的随路时钟。

原标题：【

Vivado

使用误区与进阶】

XDC

约束技巧之

I/O

篇（下）

01 

Output 

接口类型和约束

FPGA 

做

 Output 

的接口时序同样也可以分为系统同步与源同步。

在设

置

XDC 

约束时，总体思路与

Input 

类似，只是换成要考虑下游

器件的时序

模型。另外，在源同步接口中，定义接口约束之前，需要

用

 create_generated_clock 

先定义送出的随路时钟。

系统同步接口

与

Input 

的系统同步接口一样，

FPGA 

做

Output 

接口的系统同

步设

计，芯片间只传递数据信号，时钟信号的同步完全依靠板级设计

来对齐。所以设置约束时候要考虑的仅仅是下游器件的

 Tsu/Th 

和数据

在板级的延

时。

上图是一个

 SDR 

上升沿采样系统同步接口的

 Output 

约束示例。

其

中，

-max 

后的数值是板级延时的最大值与下游器件的

Tsu 

相加而

得出，

 -min 

后的数值则是板级延时的最小值减去下游器件的

 Th 

而来。