FPGA项目（10）

        本次做的题目是：基于FPGA的倒计时显示电路设计，

        题目要求如下：

        详细要求如下：

        本次设计的代码通过了仿真。（用的是quartus自带的仿真器）

        这次设计分为两个模块，一个是倒计时的控制模块，另一个是数码管的显示模块。在倒计时控制模块中调用（例化）显示模块，从而实现分层设计。

        关于数码管动态显示，可以参考我的这篇博客：

FPGA项目（5）--FPGA控制数码管动态显示的原理_fpga数码管显示实验原理_嵌入式小李的博客-CSDN博客https://blog.csdn.net/guangali/article/details/130754726?spm=1001.2014.3001.5501

        唯一的区别就是 这次使用的数码管是4位数码管。经过稍加修改就可以直接使用。

        下面重点讲解倒计时模块的逻辑设计：

        首先是模块的接口设计：

        各按键的作用如注释所示，其中minute_out  和  sec_out信号主要是为了在仿真的时候观察输出的时间数值（如果没有这个信号，就需要从数码管的输出段码和位选信号来判断当前倒计时的时间数值，会比较麻烦。用这个信号观察就会比较直观）。

        内部使用到的信号如下：

其中hz_num是分频数值。仿真时，此值不应太大。因为quartus自带的仿真器在仿真时，所能观测的最大时间也才几百微秒。如果不缩小分频数值，那么仿真时就观察不到试验现象。其他各信号的含义如注释所示。

接着就是分频模块。这种分频非常简单，就不具体解释了，直接给出代码：

下面重点来了

        首先，要实现k2按下数值清0的效果，这个非常简单。直接在if语句里面判断，符合条件直接清0就行。然后要实现时间的预设功能，那么假定只有在倒计时暂停的情况下才可以进行时间设定，倒计时运行过程中不能对时间进行修改。所以在设定时间时首先要判断k1的状态，如果k1为0，才可以进行时间预设。当k1为1时，就是正常的倒计时状态。Sec信号在1HZ脉冲的驱动下（clk_hz信号每隔1S会置1一次）减1，每次减到0都判断一次minute是否为0，如果minute不为0，说明倒计时过程还未结束，应该重新给sec赋值并且minute减1，否则说明倒计时结束了，蜂鸣器报警，同时暂停倒计时的过程。这部分的逻辑代码如下：

        需要注意这里使用的是 if  else if 语句，里面的条件是有优先级顺序的。复位信号的优先级最高，然后的清0按键k2，然后是k1.

        最后就是将所得的时间数值，取出来，送给显示模块进行显示。

仿真图如下：

        这是不加数码管显示的，为的是更清楚的看到时间的变化。一开始我令k3按下去一个周期  K5按下去2个周期，那么对应的效果就是minute+1，sec+2。从仿真的结果看，确实是这样。随后当k1置为高电平以后，分钟和秒钟在进行倒计时的过程。当时间减完以后，可以看到蜂鸣器输出了高电平，倒计时过程暂停了！

接下来给出一张完整的仿真图：

完整代码如下：