FPGA开发工程师简历参考（精选篇）

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FPGA开发求职简历参考（工程师篇）：

求职意向

求职类型：全职;;;

意向岗位：IC验证工程师;;;

意向城市：广东广州;;;

薪资要求：面议;;;

求职状态：随时到岗;;;

教育背景

时间：20xx.9-20xx.6;;;学校名称：幻主简历大学;;专业名称：通信与信息系统;;;学校描述：电子科大二等奖学金、计算机四级网络工程师、GPA专业前10%、助理工程师职称、中共党员

工作经历

时间：20xx.12-至今;;;公司名称：广州某科技有限公司;;职位名称：IC验证工程师;;;2021/12-2023/10 ; ; DPU玄灵项目/银杉V2项目CBS engine模块验证项目描述：CBS 模块负责处理的是 host 中blk报文。CBS 模块根据virtio-blk报文的特点，在 host （virtio_blk）和 soc（spdk）进行内存搬移操作。项目职责：1. 基于spec提取验证计划(Vplan)； 2. 搭建基于UVM框架的CBS BT验证环境， 3. 编写和测试用例，利用sva、功能覆盖率等方法完善平台监控，添加公共组件，完善和补充定向用例，完成各阶段的验证评审； 4. 回归用例，完成检查单(check_list)和可解释100%代码覆盖率。infra 子系统验证项目描述：INFRA 模块是连接各外部接口的数据交换通路。在INFRA 内通过各业务卸载引擎对数据流的处理，可以在 host/soc/bond 之间进行数据的交换转发。 主要包含了 desc_buffer、eng-grp、noc、TX_parser、pe 、dmi等模块。项目职责：1. 根据spec完善Vplan；vrdma项目描述：vrdma是腾讯自研高性能网络协议，HARP Engine 共同完成机头到Cell侧的IO数据搬移。 HARP 具备多路径、低延时、高性能的技术特点。项目职责：noc_iq/dmi/fdma项目描述：noc_iq/dmi/fdma在各个数据路径中的各个模块，对整芯片业务理解有很大帮助，由于篇幅受限，在此不展开细讲2021/12-至今。 ; ; ;公共业务1. 开发ral_reg_extract.py工具：具备asic和fpga两种模式，实现对寄存器表单合法性检查并且自动化生成reg_model2. 开发中断/eec/parity检测组件，《一种快速的中断检测方法》已申请专利3. 重构tgen_env工具：gen_env可以定制化自动生成基于UVM框架的验证平台将tgen_env拆分成15个模块，集成plus/reg_model/反压等实用组件时间：20xx.3-20xx.12;;;公司名称：广州某科技有限公司;;;;职位名称：IC验证工程师;;;2020/9-至今 ; ; ; ; ; 大规模网络处理器项目TM子系统qos模块验证项目描述：该项目是基于5纳米工艺的网络处理器芯片。流量管理子系统(TM)负责网络处理器报文的缓存管理/队列管理/拥塞管理(qos)等功能。qos实现用户流量的拥塞管理功能，由授权管理模块(crdt)和流量整形模块(shap)组成，crdt模块负责用户流量模型的调度，shap模块负责用户流量的平滑与管控，qos最终保证网络处理器的服务质量。项目职责：1. 与开发共同编写qos(crdt+shap)模块的详细设计文档，根据研制规范手册提取模块功能点，基于功能点提取验证计划(Vplan)；2. 搭建基于UVM框架的qos模块大平台和小平台的验证环境，搭建基于Palladium Z1 加速器的验证平台；3. 编写和测试用例，利用逻辑、sva、功能覆盖率等方法完善平台监控，添加公共组件，完善和补充定向用例，完成各阶段的验证评审；4. 回归用例，完成检查单(check_list)和可解释100%代码覆盖率。项目成果：1. 完成qos模块54个功能点共计70多用例的设计和验证，保证模块收敛；2. 搭建的大、小验证平台兼容了FTM/ETM/METM不同模式的验证需求，从而解决crdt和shap模块耦合带来的开发定位难和验证阻塞问题；3. 搭建的加速器仿真平台补充54个用例测试，进一步确保验证的完备性；4. 使用perl脚本开发相关辅助工具：提取相关参数生成部分用例、生成流量模型的拓扑结构、编写加速器的参考模型，从而提高验证效率和评审质量；5. 利用formal方法学补充了ram冲突处理部分的验证；2020/4-2020/10 ; ; ; ;高性能智能网关项目TM子系统sopc模块验证项目描述：该项目是基于14纳米工艺的网关芯片，TM子系统主要完成报文的流量管理，队列出/入队管理，队列出端口调度(sopc)。sopc模块负责根据前级模块的描述符信息将片内/片外数据搬移到指定端口。项目职责：1.与开发共同编写sopc模块的详细设计文档，根据研制规范手册提取功能点，根据功能点提取验证计划(Vplan)；2. 增加sopc模块验证平台的保序对比功能和丢包重传机制，添加相关监控和和功能覆盖率，完善和补充定向用例，回归用例，完成检查单(check_list)和可解释100%代码覆盖率。项目成果：1. 完成sopc模块20个功能点37个用例的设计和验证，确保sopc模块收敛，保证sopc模块的100%可解释覆盖。时间：20xx.7-20xx.2;;;公司名称：广州某科技有限公司;;职位名称：FPGA开发工程师/验证工程师;;;THz被动式成像系统研发项目描述：THz成像系统实现：无辐射、高效率检查、广范围检测等功能。项目职责：负责THz成像系统中数据采集板卡设计，包括：64通道数据板卡的方案论证、器件选型、ZYNQ-7000平台的搭建、ADC/DAC驱动设计与验证、编码器驱动设计与验证、PWM模块设计与验证、数据信号处理、pingpong RAM模块设计与验证、Linux嵌入式系统的搭建等。项目成果：1. 完成THz成像系统的设计，达到成像速率10fs、违禁物品检测分辨率20mm、成像距离1-2m、安检人数>1500人/小时、实现网络可配置;2. 均基于UVM框架平台完成了各模块的验证工作。

自我评价

1. 熟练掌握System Verilog，熟练掌握UVM验证方法学和验证基本思维，能独立搭建基于UVM框架的IT/BT/UT验证平台，并设计和测试对应用例；2. 熟练掌握sva、ovl、功能覆盖率、formal等辅助验证手段；3. 熟练掌握python、perl，能独立开发和维护自动化脚本；4. 熟练使用VCS、Verdi、Vmanager、Xcelium、Jaspergold、ModelSim等主流EDA仿真工具和自动化回归工具；5. 熟练掌握基于Palladium Z1 加速器平台的Emulation开发流程；6. 熟练掌握Verilog，具备对RTL代码自主分析能力，协助开发定位能力强；7. 熟练使用C/C++，能进行C/C++程序开发；8. 熟练掌握ZYNQ-7000开发平台，熟悉Linux嵌入式开发流程；9. 熟练掌握Xilinx/Altera开发平台软件及相关FPGA器件；10. 熟练掌握数字/模拟电路(ADC/DAC)、无线通信、数字信号处理知识；11. 熟练掌握SPI、IIC、UART等低速接口协议，熟悉AXI4、APB等高速接口协议，熟悉Ethernet网络通信协议。