FPGA最大运行速度

        FPGA设计必需考虑的三大指标：面积，速度，功耗，三者之间通常是相约制衡，此消彼长的关系。本文将对其中的速度进行解析，分析设计中最大的运行速度该如何获取以及提高最大运行速度。

        最大运行速度换个角度理解也即是在时序不违例的情况下的最高频率，通常FPGA的时钟频率都是在几百兆的范围内。

        下图是时序分析模型中的时延关系

Tclk1和Tclk2：时钟CLK1和时钟CLK2分别到达FF1和FF2时钟输入口的时延。

Tco:数据从触发器入口到出口的时间，即触发器数据处理时间。

Tdelay:数据从触发器FF1的Q1输出口开始，传输到触发器FF2的D2输入口的时间，Comb表示组合逻辑，Tdelay包含了组合逻辑的处理时间Tcomb以及线路传输时延Tnet。

Tsetup：触发器的建立时间。

Tcycle：一个时钟周期。

建立时间关系要满足：Tclk2+Tcycle>=Tclk1+Tco+Tcomb+Tnet+Tsetup

最大频率Hmax=1/Tcycle=1/(Tclk1+Tco+Tcomb+Tnet+Tsetup-Tclk2)

因为Tclk1和Tclk2通常是走专用时钟路径，此时Tclk1-Tclk2，此时

最大频率Hmax=1/Tcycle=1/(Tco+Tcomb+Tnet+Tsetup)。

因此，可用此公式来评估最大频率。Tcomb和Tnet选取时延最大的时序路径。

        根据最大速率公式Hmax=1/Tcycle=1/(Tco+Tcomb+Tnet+Tsetup)，其中Tco和Tsetup属于器件的特性，在器件指定后该数值为固定值，可调整的为Tcomb和Tnet。

        通过公式可知，降低组合逻辑路径Tcomb和Tnet可以增大Hmax的值。采用“流水线”技术，将组合逻辑拆分成多个小的逻辑，中间插入寄存器用于暂存中间的数据。下图为将组合逻辑拆分成2个两个逻辑。流水线的缺点是需要更多的寄存器，用面积换取速度。