emulator总结

在日常工作中会用到Cadence家的emulator仿真器palladium，正好有时间做个总结。

做IC设计的人应该都知道软件仿真和FPGA原型验证，我们可以把硬件仿真器理解为这二者之间的产物，它同时具备二者的优点。

软件仿真（simulator）全面，支持UVM、assert、coverage收集、可以很方便的dump 波形来debug，但速度很慢，尤其是在做大分辨率图像处理的时候，一条case甚至可以跑一个礼拜，且相当耗内存，所以在debug一些大分辨率或者多帧之后才出现错误的case时如果只用仿真的话，效率就会很低。

FPGA原型验证（FPGA prototype verification）速度快，可以认为是待验证设计的低速版，是实实在在的芯片了，与待验证设计一起协同工作的其他部分都是工作在实际频率的，比如ddr、flash、phy等，但在debug时不是很方便需要用内嵌逻辑分析仪来抓取信号一点点排查问题，尤其是一些大型设计，单颗FPGA根本放不下，需要多颗通过PCIe级联，debug时更是灾难。

基于软件仿真和FPGA原型验证的不足，硬件仿真器就应运而生。Emulator是软件仿真的硬件化，但还不是真实的硬件，是个虚拟的世界。它通过厂商定制化的流程，将rtl映射到各自的硬件仿真平台上，可以像软件仿真一样dump全部的波形，dump的波形是fsdb格式直接可以用verdi打开查看。由于是映射到专门的硬件上，所以速度比软件仿真快很多。此外为满足不同的用户需求，emulator还提供多种模式，1）基于cycle级的软硬件联合仿真；2）基于事务级Transaction的软硬件联合仿真（Veloce叫TBX）3)基于ICE模式的，基本上重点使用后两种。ICE模式运行速度最快，接近于FPGA的运行模式，就是DUT和TB都可综合例化在硬件中，另外还可外接硬件作为激励源，比如PCIE、Ethernet、SATA等设备，通过SpeedBridge来解决真实硬件和Emulator的速度差问题。缺点也很明显，就是TB要是可综合的，或者使用向量模式，限制了其使用方式。

做EDA工具的三家巨头都有各自的emulator，Cadence Palladium（帕拉丁）, Synopsys ZeBu, Mentor Veloce（韦洛切），但又有不同。Palladium有的系列使用定制化cpu有的是用FPGA、Zebu使用Xilinx V7 FPGA、Veloce使用定制化ASIC芯片等，在使用上也各有自己的一套流程，具体可以看对应的userguide。

帕拉丁Z1的实物图如下，采用了服务器刀片式机架，可以根据客户需求来扩容，支持资源共享，一般都是把这台机器放在固定机房，和服务器使用类似，比如公司不同site都可以远程访问，编译时不需在固定的服务器，只有在使用Emulator时，只需要用cadence提供的命令load bit即可，然后就可以用像使用FPGA一样来跑case，如果需要debug，设置好触发条件即可，然后dump 波形，上传波形，最后直接用verdi打开波形。

帕拉丁Z1使用cadence自己定制的超标量处理器，分配效率极高，像Z1的每一个机架上配有50W个这样的超标量处理器，最多可以扩展到16个机架，根据验证需要，每次可以指定某几个机架进行服务。这也就解释了为什么emulator和FPGA原型验证不同，它本质上是用一块处理器来仿真一小块设计的逻辑部分，将结果在处理器之间传递，然后成千上万的处理器集群并行工作，依次达到加速的目的。

目前帕拉丁Z2也已经推出，采用xilinx Virtex UltraScale+VU19P FPGA，具体详情可以查看cadence官网。

有时候在FPGA上会遇到一些bug，仿真不能复现，emulator也不能复现，毕竟只有FPGA原型验证才是真正意义上的电路，所以遇到些奇奇怪怪的问题也不足为奇，这个时候怎么办？我们通常是根据现象先猜，然后拉线来逐点排查，但是FPGA拉线又会遇到调试信号被优化的问题，有时候vivado、quartus综合结果不可靠还需要用synplify来综合，所以调试手段也是很值得研究的，后面再写。